KR970051293A - 디램(dram) 시스템, 디램(dram) 시스템의 동작방법 - Google Patents

디램(dram) 시스템, 디램(dram) 시스템의 동작방법 Download PDF

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Abstract

본 발명의 목적은 고밀도·고밴드 폭을 갖는 저비용의 단일칩장치 DRAM 어레이를 제공하는 것이다.
동일한 기판(1)상에서 장치된 복수의 스테이지(12)로 이루어진 파이프라인화된 DRAM어레이(10)와 DRAM어레이(10)를 제어하는 제어논리(11)과 DRAM어레이로부터 패치한 데이터를 기억하는 버퍼수단(13)으로 이루어지는 단일칩DRAM시스템이고 제어논리(11)는 복수의 스테이지의 동작을 제어하기 위한 신호를 생성한다. 파이프라인(12)의 최종스테이지는 버퍼수단(13)으로 부터 버스트 모드로 데이터를 입출력하는 스테이지이다.

Description

디램(DRAM) 시스템, 디램(DRAM)시스템의 동작 방법
제4도는 본원 발명에 따른 DRAM 시스템의 개관도,
제5도는 본원 발명에 따른 DRAM 시스템의 원리상세한 내용을 개시한 도면

Claims (6)

  1. 칩과 상기 칩상에 실장된 복수의 스테이지로 이루어지는 파이프라인화된 DRAM 어레이와 상기 칩상에 실장된 상기 DRAM 어레이를 제어하는 제어논리로 이루어지는 DRAM 시스템에 있어서, 상기 제어논리하는 상기 복수의 스테이지의 동작을 제어하기위한 신호를 생성하는 것을 특징으로 하는 DRAM 시스템
  2. 제1항에 있어서 상기 DRAM 시스템은 상기 칩에 실장된 상기 DRAM 어레이로 부터 패치한 데이터를 기억하는 버퍼수단을 또한 가지며, 상기 버퍼수단은 데이터를 버스트 모드로 입출력하는 것을 특징으로 하는 DRAM 시스템
  3. 제1항에 있어서, 상기 복수의 스테이지는 상기 DRAM 어레이로 부터 페치해야할 데이터의 어드레스를 설정하는 제1스테이지와 상기 DRAM 어레이내의 동작을 행하는 제2스테이지를 포함하는 것을 특징으로 하는 DRAM시스템
  4. 제1항에 있어서, 상기 제어논리는 상기 칩상에 실장되어 있지 않은 CPU와 접속되어 있는 것을 특징으로 하는 DRAM시스템
  5. 칩과, 상기 칩상에 실장된 복수의 스테이지로 이루어지는 파이프라인화된 DRAM 어레이와, 상기 칩상에 실장된 상기 DRAM 어레이를 제어하는 제어논리와, 상기 기판에 실장된 상기 DRAM 어레이로 부터 페치한 데이터를 기억하는 버퍼수단을 가지며, 상기 제어논리는 상기 복수의 스테이지의 동작을 제어하기 위한 신호를 생성하는 스텝 및, 상기 복수의 스테이지의 최종의 스테이지가 상기 버퍼수단으로부터 버스트 모드로 상기 데이터를 입출력하는 DRAM 시스템의 동작방법에 있어서, 상기 버스트 모드에서 상기 데이터를 입출력하는 기간은 상기 DRAM 어레내의 동작을 행하는 기간보다도 긴 것을 특징으로 하는 DRAM 시스템의 동작방법.
  6. 제5항에 있어서 버스트 모드에 의한 제1의 데이터 출력과 제2의 데이터 출력 사이에서 클럭사이클이 생기지 않는것을 특징으로 하는 DRAM 시스템의 동작방법
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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