KR970018232A - 반도체소자의 텅스텐막 형성방법 - Google Patents
반도체소자의 텅스텐막 형성방법 Download PDFInfo
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Abstract
텅스텐막 형성방법에 대해 기재되어 있다. 이는, 화학기상증착법으로 텅스텐막을 증착하는 제1단계 및 아르곤(Ar)과 플루오르황(SF6)이 혼합된 가스를 사용하여 텅스텐막의 표면을 에치백하는 제2단계를 포함하는 것을 특징으로 한다. 따라서, 그 표면이 평탄화된 CVD-W막을 형성할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2C도는 본 발명의 방법에 의한 텅스텐막 형성방법을 설명하기 위해 도시한 단면도들이다.
Claims (6)
- 화학기상증착법으로 텅스텐막을 증착하는 제1단계; 및 아르곤(Ar)과 플루오르황(SF6)이 혼합된 가스를 사용하여 상기 텅스텐막의 표면을 에치백하는 제2단계를 포함하는 것을 특징으로 하는 텅스텐막 형성방법.
- 제1항에 있어서, 상기 제2단계는 0≤Ar/(Ar+SF6)<1의 혼합비로 혼합된 가스를 사용하여 진행되는 것을 특징으로 하는 텅스텐막 형성방법.
- 제2항에 있어서, 상기 제2단계를 1회 이상 반복하는 것을 특징으로 하는 텅스텐막 형성방법.
- 제3항에 있어서, 상기 제2단계는, 저압분위기, 0.5≤Ar/(Ar+SF6)<1의 혼합비의 혼합된 가스에서 높은 식각율로 1차 에치백을 행하는 단계 및 상기 저압보다 높은 고압분위기, 0≤Ar/(Ar+SF6)<1의 혼합비의 혼합된 가스에서 높은 식각율로 2차 에치백을 행하는 단계로 진행되는 것을 특징으로 하는 텅스텐막 형성방법.
- 제1항 및 제4항 중 어느 한 항에 있어서, 상기 에치백은 부분 에치백인 것을 특징으로 하는 팅스텐막 형성방법.
- 제4항에 있어서, 상기 2차 에치백은 초기 텅스텐막의 두께에서 원하는 두께만을 남길 정도로 행해지는 것을 특징으로 하는 텅스텐막 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950029288A KR970018232A (ko) | 1995-09-07 | 1995-09-07 | 반도체소자의 텅스텐막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950029288A KR970018232A (ko) | 1995-09-07 | 1995-09-07 | 반도체소자의 텅스텐막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970018232A true KR970018232A (ko) | 1997-04-30 |
Family
ID=66596755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950029288A KR970018232A (ko) | 1995-09-07 | 1995-09-07 | 반도체소자의 텅스텐막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970018232A (ko) |
-
1995
- 1995-09-07 KR KR1019950029288A patent/KR970018232A/ko not_active Application Discontinuation
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