KR980005629A - 폴리사이드 구조의 게이트 형성방법 - Google Patents

폴리사이드 구조의 게이트 형성방법 Download PDF

Info

Publication number
KR980005629A
KR980005629A KR1019960025927A KR19960025927A KR980005629A KR 980005629 A KR980005629 A KR 980005629A KR 1019960025927 A KR1019960025927 A KR 1019960025927A KR 19960025927 A KR19960025927 A KR 19960025927A KR 980005629 A KR980005629 A KR 980005629A
Authority
KR
South Korea
Prior art keywords
layer
gas
etching
forming
silicide
Prior art date
Application number
KR1019960025927A
Other languages
English (en)
Other versions
KR100213207B1 (ko
Inventor
신화숙
지경구
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019960025927A priority Critical patent/KR100213207B1/ko
Priority to JP9168716A priority patent/JPH1065172A/ja
Priority to US08/885,336 priority patent/US5914276A/en
Publication of KR980005629A publication Critical patent/KR980005629A/ko
Application granted granted Critical
Publication of KR100213207B1 publication Critical patent/KR100213207B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

측벽침해 현상을 최소화할 수 있는 폴리사이드 구조의 게이트 형성방법에 대해 기재되어 있다. 이는, 반도체기판상에 폴리실리콘층 및 실리사이드층을 차례로 형성하는 단계; 실리사이드층 상에 게이트 패턴을 형성하기 위한 마스크층을 형성하는 단계; 마스크층을 식각마스크로 사용하고, 염소가스(CI2)와 질소가스(N2)의 혼합가스를 식각가스로 사용하여 상기 실리사이드층 및 폴리실리콘층을 식각하는 단계를 포함하는 것을 특징으로 한다. 따라서, 실리사이드 및 폴리실리콘 식각시 식각 가스로서 적정비율로 조절된 CI2/N2가스를 사용하고, 기판의 온도를 적정수준으로 유지함으로써, 식각 부산물로 생성되는 폴리머가 측벽 보호막 역할을 할 수 있게 되어 측벽침해 현상을 최소화할 수 있다.

Description

폴리사이드 구조의 게이트 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1c도는 종래의 방법에 의한 폴리사이드 구조의 게이트 형성방법을 순차적으로 도시한 단면도들이다.
제2도는 종래의 CI2가스만을 사용하여 폴리사이드 게이트 식각시 케이트의 단면을 주사형 전자 현미경(SEN : Scanning Electron Microscope)으로 관측한 사진이다.
제3a도 내지 제3c도는 본 발명에 따른 폴리사이드 게이트 식각시 N2의 비율에 따른 게이트의 단면을 관측한 SEM 사진들이다.
제4a도 내지 제4c도는 N2/CI2가스를 이용한 폴리사이드 게이트 식각시 기판의 온도에 따른 게이트의 단면을 관측한 SEM 사진들이다.

Claims (3)

  1. 반도체기판 상에 폴리실리콘층 및 실리사이드층을 차례로 형성하는 단계; 상기 실리사이드층 상에 게이트 패턴을 형성하기 위한 마스크층을 형성하는 단계; 상기 마스크층을 식각마스크로 사용하고, 염소가스(CI2)와 질소가스(N2)의 혼합가스를 식각가스로 사용하여 상기 실리사이드층 및 폴리실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 폴리사이드 구조의 게이트 형성방법.
  2. 제1항에 있어서, 상기 질소가스(N2)는 전체 식각가스중의 5~20%의 비율로 첨가되는 것을 특징으로 하는 폴리사이드 구조의 게이트 형성방법.
  3. 제1항에 있어서, 상기 실리사이드층 및 폴리실리콘층을 식가하는 단계는 상온 이상의 온도에서 진행되는 것을 특징으로 하는 폴리사이드 구조의 게이트 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960025927A 1996-06-29 1996-06-29 폴리사이드 구조의 게이트 형성방법 KR100213207B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960025927A KR100213207B1 (ko) 1996-06-29 1996-06-29 폴리사이드 구조의 게이트 형성방법
JP9168716A JPH1065172A (ja) 1996-06-29 1997-06-25 ゲート形成方法
US08/885,336 US5914276A (en) 1996-06-29 1997-06-30 Methods of forming electrically conductive lines using nitrogen and chlorine containing gas mixtures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960025927A KR100213207B1 (ko) 1996-06-29 1996-06-29 폴리사이드 구조의 게이트 형성방법

Publications (2)

Publication Number Publication Date
KR980005629A true KR980005629A (ko) 1998-03-30
KR100213207B1 KR100213207B1 (ko) 1999-08-02

Family

ID=19464816

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960025927A KR100213207B1 (ko) 1996-06-29 1996-06-29 폴리사이드 구조의 게이트 형성방법

Country Status (3)

Country Link
US (1) US5914276A (ko)
JP (1) JPH1065172A (ko)
KR (1) KR100213207B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6169031B1 (en) * 1999-05-28 2001-01-02 National Science Council Chemical vapor deposition for titanium metal thin film
KR100300081B1 (ko) * 1999-09-03 2001-11-05 김영환 반도체 소자의 게이트 형성 방법
US6174818B1 (en) 1999-11-19 2001-01-16 Taiwan Semiconductor Manufacturing Company Method of patterning narrow gate electrode
KR100548546B1 (ko) * 1999-12-17 2006-02-02 주식회사 하이닉스반도체 코발트 실리사이드를 이용한 반도체 소자의 게이트 전극형성 방법
US6544887B1 (en) 2000-03-31 2003-04-08 Lam Research Corporation Polycide etch process
CN112640065A (zh) * 2018-10-30 2021-04-09 应用材料公司 用于蚀刻用于半导体应用的结构的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4678540A (en) * 1986-06-09 1987-07-07 Tegal Corporation Plasma etch process
US5188980A (en) * 1992-07-06 1993-02-23 United Microelectronics Corporation Inert gas purge for the multilayer poly gate etching improvement
JPH0766175A (ja) * 1993-08-31 1995-03-10 Mitsubishi Electric Corp Ｉｎ系化合物半導体のエッチング方法
US5582679A (en) * 1994-09-12 1996-12-10 Chartered Semiconductor Manufacturing Pte Ltd. Enhanced metal etch process
JPH0982687A (ja) * 1995-09-19 1997-03-28 Mitsubishi Electric Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH1065172A (ja) 1998-03-06
US5914276A (en) 1999-06-22
KR100213207B1 (ko) 1999-08-02

Similar Documents

Publication Publication Date Title
KR970018152A (ko) 반도체 장치의 제조 방법
KR950012644A (ko) 집적 회로 제조 방법
KR950012146A (ko) SF_6(6플루오르화황)와, HBr(브롬화수소) 및 O₂(산소)를 사용하여 MoSi₂(규화몰리브덴)를 식각하는 방법
JP2004031944A (ja) 非常に幅の狭いトランジスタ・ゲート素子をフォトリソグラフィにより形成する方法
KR980005629A (ko) 폴리사이드 구조의 게이트 형성방법
KR980005778A (ko) 백금막의 식가방법 및 이를 이용한 백금-폴리실리콘 게이트 형성방법
US6242362B1 (en) Etch process for fabricating a vertical hard mask/conductive pattern profile to improve T-shaped profile for a silicon oxynitride hard mask
KR20010045401A (ko) 반도체 소자의 게이트 형성방법
JPH11260798A (ja) 異方性エッチング方法
KR970052761A (ko) 반도체소자의 패턴 형성방법
KR950025915A (ko) 반도체 소자의 전도막 형성방법
KR970072134A (ko) 반도체 장치의 실리콘 나이트라이드막 에칭 방법
KR950025916A (ko) 반도체 소자의 전도막 형성 방법
KR960009029A (ko) 이방성 식각 방법
KR970003696A (ko) 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법
KR970077197A (ko) 폴리사이드 구조의 게이트 전극 형성 방법
KR100223869B1 (ko) 반도체 소자의 제조 방법
KR970077232A (ko) 반도체 장치의 스몰콘택홀 형성방법
KR970072012A (ko) 반도체장치의 패턴 형성방법
KR20050071080A (ko) 비정질 실리콘 게이트 형성 방법
KR970077448A (ko) 반도체장치의 비어(via) 홀 형성방법
KR970077239A (ko) 폴리사이드 구조의 게이트 전극 형성 방법
KR970072089A (ko) 반도체장치의 게이트전극 형성방법
KR20060011021A (ko) 반도체 소자의 제조 방법
KR970018232A (ko) 반도체소자의 텅스텐막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120430

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee