KR970018152A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

원하는 패턴을 양호하게 형성함과 동시에, 수율 높은 반도체 장치를 얻을 수 있고, 또 공정수를 줄여 생산비용을 줄일 수 있는 반도체 장치의 제조 방법을 얻을 수 있다.
이 반도체 장치의 제조 방법은, Cl2/NF3=40/20sccm, 압력 1.2mTorr의 조건에서 티탄 실리사이드막(3)과 폴리실리콘막(2)의 일부를 이방성 에칭한다. 이어서, Cl2와 O2의 혼합할 가스에 의해 폴리실리콘(2)을 이방성 에칭한다. NF3가 완전하게 해리한다. N원자가 패턴 측벽의 강고한 보호막으로 되기 때문에, 사이드 에칭을 발생시키지 않고, 양호한 패턴 형상을 얻을 수 있다. 동일 장치내에서 각각의 막을 에칭함으로써 공정을 줄일 수 있어 생산 비용의 감소를 도모할 수 있다. 또한, 이물질의 발생을 줄일 수 있고, 수율 높은 반도체 장치를 얻을 수 있다.

Description

반도체 장치의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 혼합 가스 Cl2/NF3유량과 발생된 이물질 수의 관계를 도시하는 도면.

Claims (11)

  1. 도전막 및/또는 절연막을 포함하는 다층막을 에칭하는 반도체 장치의 제조 방법에 있어서, 진공도 0.1∼5.0mTorr 및 전자 밀도 1010/㎤ 이상의 조건하에서, Cl2와 NF3을 포함하는 혼합 가스가 이용되고, 상기 혼합가스는 총유량에 대한 NF3의 유량의 비가 70% 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 도전막은, 금속 실리사이드막 및/또는 폴리실리콘막(2, 12)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 금속 실리사이드막은, 티탄 실리사이드막(3) 또는 텅스텐 실리사이드막(9)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 절연막은, 실리콘 산화막(4, 11) 및/또는 실리콘 질화막(7)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 절연막은, 실리콘 산화막(5)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 Cl2와 NF3을 포함하는 혼합 가스를 이용하여 상기 다층막을 에칭한 후, 상기 진공도 0.1∼5.0mTorr및 전자 밀도 1010/㎤ 이상의 조건하에서, Cl2또는 HBr을 포함하는 혼합 가스를 이용함으로써 상기 다층막을 에칭하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 도전막은, 금속 실리사이드막 및/또는 폴리실리콘막(2, 12)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 금속 실리사이드막은, 티탄 실리사이드막(3) 또는 텅스텐 실리사이드막(9)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서, 상기 절연막은, 실리콘 산화막(4, 11) 및/또는 실리콘 질화막(7)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서, 상기 절연막은 실리콘 산화막(5)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제6항에 있어서, 상기 흔할 가스는, HBr과 O2를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960035352A 1995-09-19 1996-08-24 반도체 장치의 제조 방법 KR100230908B1 (ko)

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