KR970003778A - 반도체소자의 소자분리 산화막 제조방법 - Google Patents

반도체소자의 소자분리 산화막 제조방법 Download PDF

Info

Publication number
KR970003778A
KR970003778A KR1019950015016A KR19950015016A KR970003778A KR 970003778 A KR970003778 A KR 970003778A KR 1019950015016 A KR1019950015016 A KR 1019950015016A KR 19950015016 A KR19950015016 A KR 19950015016A KR 970003778 A KR970003778 A KR 970003778A
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
oxide film
isolation oxide
device isolation
film
Prior art date
Application number
KR1019950015016A
Other languages
English (en)
Other versions
KR0166500B1 (ko
Inventor
김정호
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019950015016A priority Critical patent/KR0166500B1/ko
Publication of KR970003778A publication Critical patent/KR970003778A/ko
Application granted granted Critical
Publication of KR0166500B1 publication Critical patent/KR0166500B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

본 발명은 반도체 소자의 소자분리 산화막 제조방법에 관한 것으로, 반도체 기판상에 감광막 패턴을 형성한 후, 반도체기판상에서 소자분리 영역으로 예정되어 있는 부분의 감광막을 식각하여 제거하되, 제거된 부분의 감광막 양 측벽이 상부에서 하부로 갈수록 좁아지는 경사진 면을 갖는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 사용하여 전체상부에 이온주입을 실시하고, 상기 감광막 패턴을 제거한 후, 노출된 반도체 기판을 열산화시켜 소자분리 산화막을 성장시킨 다음, 활성영역의 반도체 기판이 노출되도록 소자분리 산화막을 식각함으로써 활성영역의 표면길이가 긴 구형의 표면을 얻게되며, 이로인해 반도체 소자의 고집적화에 따른 워드라인 길이의 축소와 종래의 PBL 공정에 있어서 발생되는 버즈빅의 문제를 해결할 수 있고, 질화막과 폴리실리콘층을 형성하지 않는 공정수의 절감으로 공정비용 절감효과를 얻을 수있다.

Description

반도체소자의 소자분리 산화막 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2B도, 제2D도는 본 발명에 따른 반도체소자의 소자분리 산화막 제조 공정도.

Claims (4)

  1. 반도체 기판상에 감광막을 증착하는 단계와, 상기 반도체 기판상에서 소자분리 영역으로 예정되어 있는 부분에 위치한 감광막을 식각하되, 식각되는 부위의 감광막 양 측벽이 상부에서 하부로 갈수록 좁아지도록 경사지게 식각하여 반도체 기판을 노출시키는 단계와, 상기 양 측벽이 경사져 있는 감광막 패턴을 마스크로 사용하여 반도체 기판상에 이온주입을 실시하는 단계와, 상기 감광막 패턴을 제거하는 단계와, 노출되어 있는 반도체 기판을 예정된 온도에서 열산화시켜 소자분리 산화막을 형성하는 단계와, 상기 소자분리 산화막을 일정두께 식각하여 반도체 기판의 활성영역을 노출시키는 단계와, 상기 활성영역위에 워드라인을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 소자분리 산화막 제조방법.
  2. 제1항에 있어서, 상기 소자분리 산화막 형성을 위한 열산화 공정을 900∼1200℃ 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 소자분리 산화막 제조방법.
  3. 제1항에 있어서, 상기 소자분리 산화막 형성을 위한 열산화 공정을 건식이나 습식으로 실시하는 것을 특징으로 하는 반도체 소자의 소자분리 산화막 제조방법.
  4. 제1항에 있어서, 상기 소자분리 산화막을 습식식각으로 식각하여 반도체 기판의 활성영역을 노출시키는 것을 특징으로 하는 반도체 소자의 소자분리 산화막 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950015016A 1995-06-08 1995-06-08 반도체 소자의 소자분리 산화막 제조방법 KR0166500B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950015016A KR0166500B1 (ko) 1995-06-08 1995-06-08 반도체 소자의 소자분리 산화막 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950015016A KR0166500B1 (ko) 1995-06-08 1995-06-08 반도체 소자의 소자분리 산화막 제조방법

Publications (2)

Publication Number Publication Date
KR970003778A true KR970003778A (ko) 1997-01-28
KR0166500B1 KR0166500B1 (ko) 1999-02-01

Family

ID=19416637

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950015016A KR0166500B1 (ko) 1995-06-08 1995-06-08 반도체 소자의 소자분리 산화막 제조방법

Country Status (1)

Country Link
KR (1) KR0166500B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100311494B1 (ko) * 1999-04-15 2001-11-02 김영환 포토레지스트 패터닝방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100311494B1 (ko) * 1999-04-15 2001-11-02 김영환 포토레지스트 패터닝방법

Also Published As

Publication number Publication date
KR0166500B1 (ko) 1999-02-01

Similar Documents

Publication Publication Date Title
JPH03145730A (ja) 集積回路半導体デバイスの製造方法
KR970003778A (ko) 반도체소자의 소자분리 산화막 제조방법
KR980006032A (ko) 반도체 소자의 격리영역 형성방법
KR100661236B1 (ko) 플래시메모리소자의 플로팅게이트 형성방법
KR970003780A (ko) 반도체소자의 소자분리 산화막 제조방법
KR0124637B1 (ko) 반도체소자의 격리막 형성방법
KR940003222B1 (ko) Mlr 구조를 이용한 아이소레이션 버즈 비크의 제거방법
KR0144934B1 (ko) 반도체 장치의 소자분리방법
KR0146629B1 (ko) 반도체 소자의 필드산화막 형성방법
KR100256810B1 (ko) 반도체소자의 콘택홀 형성방법
JPS6211514B2 (ko)
KR100364124B1 (ko) 반도체소자의소자분리막제조방법
KR950007056A (ko) 반도체 소자의 소자격리 산화막 형성방법
KR970003803A (ko) 소자분리막 제조방법
KR980009028A (ko) 반도체장치의 소자분리 방법
JPH09129876A (ja) 半導体装置の製造方法
JPH01162351A (ja) 半導体装置の製造方法
KR970054111A (ko) 반도체소자의 제조방법
JPH1032264A (ja) 半導体装置及び半導体装置の製造方法
KR980006040A (ko) 반도체 소자의 소자분리막 형성 방법
KR970013035A (ko) 반도체 소자의 접촉창 형성방법
KR19980026851A (ko) 세폭스 소자분리 방법
KR940002664A (ko) 감광막 패턴 형성방법
KR950021359A (ko) 반도체 소자의 필드 산화막 제조방법
KR960006029A (ko) 반도체소자의 트랜치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060818

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee