KR980009028A - 반도체장치의 소자분리 방법 - Google Patents

Abstract

반도체장치의 소자분리 방법이 개시되어 있다. 이 방법은 반도체기판 표면에 패드산화막 및 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막을 패터닝하여 상기 패드산화막의 소정영역을 노출시키는 패드질화막 패턴을 형성하는 단계와, 상기 결과물 전면에 폴리실리콘막을 형성하는 단계와, 상기 결과물을 산화시키어 상기 폴리실리콘막 및 상기 패드질화막 패턴 사이의 반도체기판이 산화된 필드산화막을 형성하는 단계와, 상기 패드질화막 패턴이 노출될 때까지 상기 필드산화막을 식각하여 상기 패드질화막 패턴 사이에 식각된 필드산화막을 형성하는 단계와, 상기 노출된 패드질화막 패턴을 제거하여 그 아래의 패드 산화막을 노출시키는 단계와, 상기 식각된 필드산화막 양 옆의 반도체기판이 노출될 때까지 상기 결과물을 산화막 식각용액에 담구어 상기 패드산화막을 제거함으로써 상기 노출된 반도체기판 사이에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 패드질화막 패턴 가장자리 아래에 형성되는 버즈비크의 크기를 현저히 감소시킬 수 있다.

Description

반도체장치의 소자분리 방법

제1도 내지 제3도는 본 발명의 소자분리 방법을 설명하기 위한 단면도들이다.

[발명이 속하는 기술적 분야 및 그 분야의 종래기술]

본 발명은 반도체장치의 소자분리 방법에 관한 것으로, 특히, 폴리실리콘막을 사용하는 소자분리 방법에 관한 것이다.

최근 반도체 장치의 집적도가 크게 증가함에 따라 트랜지스터의 크기가 매우 작아지고 있다. 이와아울러서 트랜지스터들을 서로 격리시키기 위한 소자분리 영역의 면적을 감소시키는 기술 또한 매우 중요해져 여러가지의 소자분리 기술이 발표되고 있다.

초기의 반도체장치의 소자분리 영역은 주로 실리콘기판의 부분산화법(local oxidation of silicon; 이하 "LOCOS"라 한다)을 사용하여 형성하였다. 여기서, LOCOS에 의한 소자분리방법은 소자가 형성될 활성영역들 사이에 열산화공정에 의해 두꺼운 필드산화층을 국부적으로 성장시키는 방법이다. 그러나, 이러한 LOCOS 방법에 의한 소자분리 영역은 그 가장자리에 버즈비크(bird's beak)가 크게 형성되므로 서로 이웃한 소자분리 영역 사이에 좁은 활성영역, 예컨대 O.5㎛ 이하의 폭을 갖는 활성영역을 한정할 경우에는 적합하지 않은 문제점이 있다. 따라서, 최근에는 버즈 비크의 크기를 감소시키기 위하여 상기 LOCOS 방법을 개량한 PBL(poly buffered SOCOS) 방법이 제안되었다. 이러한 PBL 방법은 반도체기판 상에 패드 산화막, 패드 폴리실리콘막, 및 패드 질화막을 차례로 형성하고 상기 패드 질화막을 패터닝하여 소자분리 영역이 형성될 부분의 패드 폴리실리콘막을 노출시킨 후, 상기 노출된 패드 폴리실리콘막을 산화시키어 필드산화막을 형성하는 방법이다. 이때, 상기 패터닝된 패드 질화막의 가장자리 아래에 발생하는 버즈비크를 LOC0S 방법에 비하여 크게 감소시킬 수 있으나 O.4㎛ 이하의 소자분리 영역이 요구되는 고집적 반도체장치에는 적합하지 않은 문제점이 있다.

[발명이 이루고자 하는 기술적 과제]

따라서, 본 발명의 목적은 버즈비크를 크게 감소시킬 수 있는 반도체장치의 소자분리 방법을 제공하는데 있다.

[발명의 구성 및 작용]

목적을 달성하기 위하여 본 발명은, 반도체기판 표면에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 패터닝하여 상기 패드산화막의 소정영역을 노출시키는 패드질화막 패턴을 형성하는 단계; 상기 결과물 전면에 폴리실리콘막을 형성하는 단계; 상기 결과물을 산화시키어 상기 폴리실리콘막 및 상기 패드질화막 패턴 사이의 반도체기판이 산화된 필드산화막을 형성하는 단계; 상기 패드질화막 패턴이 노출될 때까지 상기 필드산화막을 식각하여 상기 패드질화막 패턴 사이에 식각된 필드산화막을 형성하는 단계; 상기 노출된 패드질화막 패턴을 제거하여 그 아래의 패드산화막을 노출시키는 단계; 및 상기 식각된 필드산화막 양 옆의 반도체기판이 노출될 때까지 상기 결과물을 산화막 식각용액에 담구어 상기 패드산화막을 제거함으로써 상기 노출된 반도체기판 사이에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 방법을 제공한다.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다

제1도는 패드 질화막(5) 및 폴리실리콘막(7)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 패드산화막(3) 및 패드 질화막을 차례로 형성한다. 이어서, 상기 패드 질화막을 패터닝하여 소자분리 영역이 형성될 부분의 패드 산화막(3)을 노출시키는 패드 질화막 패턴(5)을 형성한다. 다음에, 상기 결과물 전면에 폴리실리콘막(7)을 형성한다.

제2도는 필드산화막(9)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 폴리실리콘막(7)이 형성된 결과물을 고온, 예컨대 800℃ 내지 950℃의 온도에서 산화시키어 상기 폴리실리콘막(7) 및 상기 패드 질화막 패턴(5) 사이의 반도체기판(1) 표면이 산화된 필드산화막(9)을 형성한다. 이와 같이 필드산화막(9)을 형성하면, 폴리실리콘막(7)이 산화막으로 변하면서 부피가 팽창한다. 이때, 패드 질화막 패턴(5)이 화살표로 표시한 수평 방향으로 물리적인 힘을 받으므로 패드 질화막 패턴(5) 가장자리 아래에 발생하는 버즈비크가 크게 감소된다.

제3도는 소자분리막(9a)를 완성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 패드질화막 패턴(5)이 노출될 때까지 상기 필드산화막(9)을 식각하여 패드질화막 패턴(5) 사이에 식각된 필드산화막을 형성한다. 이어서, 상기 노출된 패드질화막 패턴(5)을 인산용액으로 제거하고 그 결과물을 산화막 식각용액에 일정시간동안 담구어 상기 패드산화막(3) 아래의 반도체기판(1)올 노출시킴으로써 노출된 반도체기판(1) 사이에 소자분리막(9a)을 형성한다.

[발명의 효과]

상술한 바와 같이 본 발명의 바람직한 실시예에 의하면, 패드질화막 패턴이 형성된 결과물 전면에 폴리실리콘막을 형성하고 이룰 산화시키어 필드산화막을 형성함으로써 패드질화막 패턴 가장자리 아래에 발생하는 버즈비크를 현저히 감소시윌 수 있다. 따라서 단순한 공정을 사용하여 고집적 반도체장치에 적합한 소자분리막을 형성할 수 있다.

Claims (1)

1. 반도체기판 표면에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 패터닝하여 상기 패드산화막의 소정영역을 노출시키는 패드질화막 패턴을 형성하는 단계; 상기 결과물 전면에 폴리실리콘막을 형성하는 단계; 상기 결과물을 산화시키어 상기 폴리실리콘막 및 상기 패드질화막 패턴 사이의 반도체기판이 산화된 필드산화막을 형성하는 단계; 상기 패드질화막 패턴이 노출될 때까지 상기 필드산화막을 식각하여 상기 패드질화막 패턴 사이에 식각된 필드산화막을 형성하는 단계; 상기 노출된 패드질화막 패턴을 제거하여 그 아래의 패드산화막을 노출시키는 단계; 및 상기 식각된 필드산화막 양 옆의 반도체기판이 노출될 때까지 상기 결과물을 산화막 식각용액에 담구어 상기 패드산화막을 제거함으로써 상기 노출된 반도체기판 사이에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.