KR19980038457A - 반도체 소자의 필드 산화막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 필드 산화막 형성방법을 제공하는 것으로, 실리콘기판 상에 산화막 및 질화막을 형성한 후 패터닝하고, 패턴된 산화막 및 질화막의 측벽에 질화막 스페이서를 형성한 다음 노출된 실리콘 기판을 식각하여 트랜치를 형성한 후 산화공정으로 필드 산화막을 형성함으로써 버즈빅을 감소시키고, 단차를 완화 할 수 있는 효과가 있다.
Description
본 발명은 필드 산화막 형성방법에 관한 것으로 특히, 버즈빅(Bird's Beak)을 감소시키고, 단차를 완화 할 수 있는 반도체 소자의 필드 신화막 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 소자와 소자를 전기적 및 구조적으로 분리시키기 위하여 필드 산화막을 형성하게 되는데, 이는 각 소자가 인접한 소자로부터 간섭을 받지 않고 독립적으로 기능을 수행할 수 있도록 하기 위한 것이다. 최근까지는 로커스(Local Oxidation of Silicon : LOCOS) 방식을 이용한 필드 산화막 형성방법이 주종을 이루고 있다. 이와 같은 로커스 방식의 필드 산화막 형성방법을 설명하면 먼저 실리콘 기판 상에 산화막 및 질화막을 순차적으로 형성한 후 필드 산화막이 형성될 부분의 질화막 및 산화막을 식각하여 제거한다.
다음으로 노출된 실리콘 기판을 산화공정으로 산화시켜 필드 신화막을 형성하게 되는데 이때, 필드 산화막이 측면 방향으로도 성장이 되기 때문에 버즈빅(Bird's Beak)을 형성하여 실리콘 기판의 활성화 영역을 감소시키며, 또한 평평한 실리콘 기판상에 형성되는 필드 신화막은 높은 단차로 인하여 후속 공정에서 패터닝을 어렵게 하는 문제가 있다.
따라서 본 발명은 실리콘 기판 상에 신화막 및 질화막을 형성한 후 패터닝하고, 패턴된 산화막 및 질화막의 측벽에 질화막 스페이서를 형성한 다음 노출된 실리콘 기판을 식각하여 트랜치(Trench)를 형성한 후 산화공정으로 필드 산화막을 형성할 수 있는 반도체 소자의 필드 산화막 형성방법을 제공하는 것을 그 목적으로 한다.
상술한 목적을 실현하기 위한 본 발명에 따른 필드 산화막 형성방법은 실리콘 기판 상에 산화막 및 제 1 질화막을 순차적으로 형성한 후 필드 산화막이 형성될 부분의 실리콘 기판이 노출되도록 제 1 질화막 및 산화막을 식각하는 단계와, 실리콘 기판의 전체 상부면에 제 2 질화막을 형성한 후 전면식각 공정으로 산화막 및 제 1 질화막의 측벽에 질화막 스페이서를 형성하는 단계와, 노출된 실리콘 기판을 식각공정으로 식각하여 소정 깊이를 갖는 트랜치를 형성하는 단계와, 산화공정으로 노출된 실리콘 기판을 산화시켜 필드 신화막을 형성하는 단계와, 질화막 스페이서, 질화막 및 산화막을 제거하는 단계로 이루어진다.
도 1a 내지 1e는 본 발명에 따른 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 산화막
3 : 제 1 질화막 4 : 질화막 스페이서
5 : 필드 산화막
이하, 본 발명에 따른 필드 산화막 형성방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 1e는 필드 산화막 형성방법을 설명하기 위한 소자의 단면도로서, 도 1a는 실리콘 기판(1)상에 산화막(2) 및 제 1 질화막(3)을 순차적으로 형성한 상태를 도시한다.
도 1b는 필드 산화막이 형성될 부분의 실리콘 기판(1)이 노출되도록 제 1 질화막(3) 및 산화막(2)을 식각하여 제거한 후 실리콘 기판(1)의 전체 상부면에 제 2 질화막을 형성한 다음 전면식각 공정으로 산화막(2) 및 제 1 질화막(3)의 측벽에 질화막 스페이서(4)를 형성한 상태를 도시한다. 제 2 질화막은 500 내지 1000Å의 두께로 형성된다.
도 1c는 노출된 실리콘 기판(1)을 식각공정으로 식각하여 소정의 깊이를 갖는 트랜치(10)를 형성한 상태를 도시한다. 식각공정은 실리콘 기판: 질화막의 식각 비율이 20 내지 25:1인 식각액을 사용하여 실시되며 이때 형성되는 트랜치의 깊이는 3000 내지 5000Å이 되도록 실시된다.
도 1d는 산화공정으로 노출된 실리콘 기판(1)을 산화시켜 필드 산화막(5)을 형성한 상태를 도시하며, 도 1e는 질화막 스페이서(4), 제 1 질화막(3) 및 산화막(2)을 제거한 상태를 도시한다.
상술한 바와같이 본 발명에 의하면 실리콘 기판 상에 산화막 및 질화막을 형성한 후 패터닝하고, 패턴된 산화막 및 질화막의 측벽에 질화막 스페이서를 형성한다음 노출된 실리콘 기판을 식각하여 소정깊이를 갖는 트랜치를 형성한 후 산화공정으로 필드 산화막을 형성함으로써 버즈빅을 감소시키고, 단차를 완화 할 수 있는 효과가 있다.
Claims (4)
- 반도체 소자의 필드 산화막 형성방법에 있어서, 실리콘 기판 상에 신화막 및 제 1 질화막을 순차적으로 형성한 후 필드 산화막이 형성될 부분의 상기 실리콘 기판이 노출되도록 상기 제 1 질화막 및 산화막을 식각하는 단계와, 상기 실리콘 기판의 전체 상부면에 제 2 질화막을 형성한 후 전면식각 공정으로 상기 산화막 및 제 1 질화막의 측벽에 질화막 스페이서를 형성하는 단계와, 노출된 상기 실리콘 기판을 식각공정으로 식각하여 소정 깊이를 갖는 트랜치를 형성하는 단계와, 상기 노출된 실리콘 기판을 산화시켜 필드 신화막을 형성하는 단계와, 상기 질화막 스페이서, 질화막 및 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 제 2 질화막은 500 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 식각공정은 실리콘 기판 : 질화막의 식각비율이 20 내지 25 : 1인 식각액을 사용하여 실시되는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 트랜지의 깊이는 3000 내지 5000Å인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960057361A KR19980038457A (ko) | 1996-11-26 | 1996-11-26 | 반도체 소자의 필드 산화막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960057361A KR19980038457A (ko) | 1996-11-26 | 1996-11-26 | 반도체 소자의 필드 산화막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980038457A true KR19980038457A (ko) | 1998-08-05 |
Family
ID=66483293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960057361A KR19980038457A (ko) | 1996-11-26 | 1996-11-26 | 반도체 소자의 필드 산화막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980038457A (ko) |
-
1996
- 1996-11-26 KR KR1019960057361A patent/KR19980038457A/ko not_active Application Discontinuation
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