KR0144934B1 - 반도체 장치의 소자분리방법 - Google Patents

반도체 장치의 소자분리방법

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KR0144934B1 KR1019950000770A KR19950000770A KR0144934B1 KR 0144934 B1 KR0144934 B1 KR 0144934B1 KR 1019950000770 A KR1019950000770 A KR 1019950000770A KR 19950000770 A KR19950000770 A KR 19950000770A KR 0144934 B1 KR0144934 B1 KR 0144934B1
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Abstract

반도체장치의 소자 분리 방법이 개시되어 있다. 본 발명은 반도체기판 상에 산화막을 형성하는 단계와, 상기 산화막 상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 상에 PECVD방법으로 산화방지막을 형성하는 단계와, 상기 산화방지막을 패터닝하여 산화방지막 패턴을 형성하는 단계와, 상기 산화방지막 패턴을 마스크로 하여 상기 폴리실리콘막 및 기판에 열산화를 실시하여 소자분리막을 형성하는 단계와, 및 상기 산화방지막 및 폴리실리콘막을 제거하는 단계를 포함한다. 본 발명에 의하면, 소자분리의 산화방지막으로 사용되는 실리콘질화막을 PECVD방법으로 형성함으로써 폴리실리콘막내에 핀홀의 발생을 억제할 수 있다. 이에 따라, 반도체기판에 핏팅(홈)의 발생을 억제할 수 있어, 반도체 장치의 불량을 방지할 수 있다.

Description

반도체장치의 소자 분리 방법
제1도 내지 제3도는 종래의 LOCOS법을 설명하기 위하여 도시한 단면도들이다.
제4도 내지 제7도는 종래의 폴리실리콘막을 이용한 소자분리막을 형성하는 방법을 설명하기 위한 단면도들이다.
제8도 내지 제11도는 본 발명의 소자분리방법을 설명하기 위하여 도시한 단면도들이다.
제12a도 및 제12b도는 종래의 기술과 본 발명에 의해 소자분리된 반도체 장치의 평면도이다.
본 발명은 반도체장치의 소자분리 방법에 관한 것으로, 특히 소자분리 방법에 사용되는 실리콘질화막의 형성방법을 개선하여 소자집적도를 높이고, 제조공정의 단순화 및 소자분리의 스트레스를 감소시키는 소자분리 방법에 관한 것이다.
반도체장치의 고집적화에 따라, 반도체기판 상에 형성되는 개개의 소자의 크기가 축소될 뿐만 아니라, 개개의 소자를 전기적으로 분리시키는 분리영역의 크기도 점차 서브 마이크론(sub-micron)급까지 축소되고 있다. 통상, 반도체기판에 활성영역을 정의하기 위해 필드산화막을 형성하는 방법으로써, 실리콘 부분산화법(Local Oxidation of Silicon; 이하 LOCOS법이라 한다)이 주로 사용되고 있다.
제1도 내지 제3도는 종래의 LOCOS법을 설명하기 위하여 도시한 단면도들이다.
제1도는 기판(1)상에 산화막(3) 및 실리콘질화막(5)을 형성하는 단계를 나타낸다. 구체적으로, 기판(1)상에 산화물질 및 질화물질을 순차적으로 적층하여 산화막(3) 및 실리콘산화막(5)을 형성한다. 상기 실리콘질화막(5)의 형성은 저압화학상증착법(LPCVD)을 사용하며, 상기 산화막(3)은 통상 열산화방법을 이용하여 형성한다.
제2도는 소자분리막(7)을 형성하는 단계를 나타낸다. 구체적으로, 상기 실리콘질화막(5)을 산화방지마스크로 하여 기판(1)을 열산화시킨다. 이렇게 되면, 기판(1)에 소자분리막(7)이 형성되며, 이로 인해 실리콘질화막(5a)의 모양은 제2도에 도시한 바와 같이 변하게 된다.
제3도는 실리콘질화막(5a) 및 산화막(3)을 제거하는 단계를 나타낸다. 구체적으로, 상기 산화방지마스크로 사용한 실리콘질화막(5a)을 제거하고 이어서 산화막(3)을 제거하여 소자분리를 완성한다.
그런데, 상기 LOCOS법을 이용하여 소자분리를 실행할 경우, 소자분리막(7)이 활성영역으로 밀고 들어오는 현상(버즈 비크 현상)이 크게 발생하여, 고집적화를 위한 트랜지스터의 셀영역 확보 및 소자분리효과를 높이는 데 한계가 있어서 고집적제품에는 적용할 수 없다.
한편, 상기 LOCOS 방법의 문제점을 해결하기 위하여, 폴리실리콘막을 선택적으로 산화시켜 소자분리막을 형성하는 방법이 제안되었다.
제4도 내지 제7도는 종래의 폴리실리콘막을 이용한 소자분리막을 형성하는 방법을 설명하기 위한 단면도들이다.
제4도에서, 반도체기판(10)상에 열산화 방법에 의한 얇은 패드산화막(11)을 형성한 후, 상기 패드산화막(11) 상에 폴리실리콘막(13)을 형성한다. 이어서, 상기 폴리실리콘막(13) 상에 저압화학기상증착법으로 실리콘질화막(15)을 형성한다.
제5도에서, 상기 실리콘질화막(15)상에 포토레지스트를 도포한 후 패터닝하여 포토레지스트 패턴(17)을 형성한다. 다음에, 상기 포토레지스트 패턴(17)을 식각마스크로 하여 상기 실리콘질화막(15)을 건식식각하여 실리콘질화막 패턴(15a)을 형성한다.
제6도에서, 상기 식각마스크로 사용된 포토레지스트 패턴(17)을 제거한후, 상기 실리콘질화막 패턴(15a)에 의해 노출된 폴리실리콘막(13)과 반도체기판(10)의 표면부위를 부분적으로 산화함으로써 소자분리막(필드산화막:19), 폴리실리콘막 패턴(13a) 및 실리콘질화막 패턴(15b)을 형성한다. 이렇게 되면, 폴리실리콘막 패텬(13a) a및 실리콘질화막 패텬(15b)의 모양은 제6도에 도시한 바와 같이 변하게 된다. 이때, 폴리실리콘막(13)의 상하부에 존재하는 막들의 스트레스에 의해 실리콘 원자의 이동이 생겨 폴리실리콘막 패턴(13a)내에 핀홀(21)이 생긴다. 패턴(13a)을 건식식각하여 소자분리를 완성한다.
상기 폴리실리콘막의 부분산화 방법에 의하면, 소자분리막의 형성시 부피 팽창에 의한 산화 응력이 폴리실리콘막 패턴(13a)에 가해지기 때문에, 소자가 형성되는 기판에는 산화 응력에 의해 스트레스가 감소되며, 버즈 비크의 크기도 줄이 수 있다.
그러나, 상술한 바와 같이 소자분리막의 형성시 발생한 핀홀은 후공정이 계속진행되면서 실리콘기판에 까지 핀홀(21a)을 생성하게 하며 결국에는 제품에 치명적인 불량유발 용인이 된다.
따라서, 본 발명의 목적은 상기 폴리실리콘막내에 핀홀의 발생을 억제할 수 있는 반도체장치의 소자 분리 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 산화막을 형성하는 단계; 상기 산화막상에 폴리실리콘막을 형성한는 단계; 상기 폴리실리콘막 상에 PECVD방법으로 산화방지막을 형성하는 단계; 상기 산화방지막을 패터닝하여 산화방지막 패턴을 형성하는 단계; 상기 산화방지막 패턴을 마스크로 하여 상기 폴리실리콘막 및 기판에 열산화를 실시하여 소자분리막을 형성하는 단계; 및 상기 산화방지막 및 폴리실리콘막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자 분리 방법을 제공한다.
본 발명에서, 상기 산화방지막은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법에 의한 실리콘질화막으로 형성한다.
본 발명에 의하면, 상기 폴리실리콘막내에 핀홀의 발생을 억제하여 반도체 장치의 불량을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
제8도 내지 제11도는 본 발명의 소자분리방법을 설명하기 위하여 도시한 단면도들이다.
제8도는 반도체 기판상에 산화막(31), 폴리실리콘막(33) 및 실리콘질화막(35)을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(30)상에 열산화 방법에 의해 얇은 산화막(31)을 형성한 후, 상기 산화막(31)상에 폴리실리콘막(33)을 형성한다. 이어서, 상기 산화막(31) 상에 후공정의 산화방지막으로 실리콘질화막(35)을 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법으로 형성한다. 이때 사용되는 실리콘질화막(35)은, 사일렌(SiH4)과 암모니아(NH3)의 가스의 비는 2:1, 3.5:1*및 5:1, RF파워는 500, 700 및 900와트, 증착온도는 370℃, 400℃ 및 430℃의 조건으로 형성하였다.
제9도는 실리콘질화막 패턴(35a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 실리콘질화막(35)상에 포토레지스트를 도포한후 패터닝하여 포토레지스트 패턴(37)을 형성한다. 다음에, 상기 포토레지스트 패턴(37)을 식각마스크로 하여 상기 실리콘질화막(35)을 식각하여 실리콘질화막 패턴(35a)을 형성한다.
제10도는 소자분리막(39)을 형성하는 단계를 나타낸다. 구체적으로, 상기 식각마스크로 사용된 포토레지스트 패턴(37)을 제거한 후 상기 실리콘질화막 패턴(35a)에 의해 노출된 폴리실리콘막(33)과 반도체기판(30)의 표면부위를 부분적으로 산화함으로써 소자분리막(필드산화막:39), 폴리실리콘막 패턴(33a) 및 실리콘질화막 패턴(35b)을 형성한다. 이렇게 되면, 폴리실리콘막 패턴(33a) 및 실리콘질화막 패턴(35b)의 모양은 제6도에 도시한 바와 같이 변하게 된다. 이때, 본 발명은 종래기술의 저압화학기상증착법을 형성한 실리콘질화막 패턴을 산화방지마스크로 사용할때와는 다르게 폴리실리콘막 패턴(33a)내에는 핀홀이 발생하지 않는다.
제11도는 실리콘질화막 패턴(35b) 및 폴리실리콘막 패턴(33a)을 제거하는 단계를 나타낸다. 구체적으로, 상기 실리콘질화막 패턴(35b)을 인상용액으로 제거한 후 폴리실리콘막 패턴(33a)을 건식식각으로 제거한다. 이렇게 되면, 폴리실리콘막 패턴(33a)내에 핀홀이 존재하지 않기 때문에, 제11도에 도시한 바와같이 반도체 장치의 기판표면에도 핏팅(pitting)이 발생하지 않는다.
제12a도 및 제12b도는 종래의 기술과 본 발명에 의하여 소자분리된 반도체 장치의 평면도이다.
구체적으로, 종래의 기술에 의해 제조된 반도체 장치의 기판 표면은 제12a도에 도시한 바와 같이 핏팅이 발생하며, 본 발명에 의해 제조된 반도체 장치의 기판표면은 핏팅이 발생하지 않는다.
본 발명에 의하면, 소자분리의 산화방지막으로 사용되는 실리콘질화막을 PECVD방법으로 형성함으로써 폴리실리콘막내에 핀홀의 발생을 억제할 수 있다. 이에 따라, 반도체기판의 핏팅(홈)의 발생을 억제할 수 있어, 반도체 장치의 불량을 방지할 수 있다.
이상, 본 발명을 구체적인 예를 들어 설명하였으나, 본 발명은 상기 예에 국한되지 아니하고, 당업자가 가진 통상적인 지식의 범위내에서 그 변형이나 개량이 가능하다.

Claims (2)

  1. 반도체기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 PECVD방법으로 산화방지막을 형성하는 단계; 상기 산화방지막을 패터닝하여 산화방지막 패턴을 형성하는 단계; 상기 산화방지막 패턴을 마스크로 하여 상기 폴리실리콘막 및 기판에 열산화를 실시하여 소자분리막을 형성하는 단계; 및 상기 산화방지막 및 폴리실리콘막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자 분리 방법.
  2. 제1항에 있어서, 상기 산화방지막은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체장치의 소자 분리 방법.
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