KR970003200A - 동적 랜덤 억세스 메모리에 대한 메모리 억세스 시스템 - Google Patents

동적 랜덤 억세스 메모리에 대한 메모리 억세스 시스템 Download PDF

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KR970003200A
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요시카주 야베
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가네꼬 히사시
닛폰 덴키 가부시키가이샤
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Abstract

논리·제어 회로와, 메모리와, 이 논리·제어 회로 및 메모리를 접속하는 어드레스버스와, 이 어드레스 버스를 구성하는어드레스 선상에 설치된 어드레스 변화 검지 회로를 구비하고, 어드레스 변화 검지 회로는 어드레스 선을 통해 상기 논리·제어 회로로부터 메모리로 전송되는 메모리 억세스 신호 중, 메모리에서 워드선의 전환을 따르는 메모리 억세스를 요구하는 메모리 억세스 신호를 검지하여 검지 신호를 출력하고, 논리·제어 회로는 어드레스 변화 검지 회로로부터 검지 신호를 입력하여 해당 메모리 억세스가 종료하기까지 동작을 일시 정지하는 것을 특징으로 하는 메모리 억세스 시스템.

Description

동적 랜덤 억세스 메모리에 대한 메모리 억세스 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 메모리 억세스 시스템의 구성을 도시하는 블럭도.

Claims (13)

  1. 논리·제어 회로와, 메모리와, 상기 논리·제어 회로 및 메모리를 접속하는 어드레스 버스와, 상기 어드레스 버스를 구성하는 어드레스 선상에 설치된 어드레스 변화 검지 회로를 구비하고, 상기 어드레스 변화 검지 회로는 어드레스 선을 통해 상기 논리·제어 회로로부터 상기 메모리로 전송되는 메모리 억세스 신호 중, 상기 메모리에서 워드선의전환을 따르는 메모리 억세스를 요구하는 메모리 억세스 신호를 검지하여 검지 신호를 출력하며, 상기 논리 · 제어 회로는상기 어드레스 변화 검지 회로로부터 검지 신호를 입력하여 해당 메모리 억세스가 종료하기까지 동작을 일시정지하는 용건을 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
  2. 제1항에 있어서, 상기 어드레스 버스가 상기 메모리에서 워드선의 전환을 따르는 메모리 억세스를 요구하는 메모리 억세스 신호를 송신하는 제1어드레스 선과, 워드선의 전환을 행하지 않는 메모리 억세스를 요구하는 메모리 억세스 신호를 송신하는 제2어드레스 선을 구비하고, 상기 어드레스 변화 검지 회로가 상기 어드레스 버스를 구성하는 어드레스 선 중 상기 제1어드레스 선상에 설치되어 상기 제1어드레스 선을 통해 송신되는 메모리 억세스 신호를 검지하여 상기 검지 신호를 출력하는 것을 특징으로 하는 메모리 억세스 시스템.
  3. 제1항에 있어서, 상기 논리·제어 회로, 메모리, 어드레스 버스 및 어드레스 변화 검지 회로의 조합을 복수 병렬로 구비하고, 상기 복수의 어드레스 변화 검지 회로가 검지 신호를 모든 상기 논리·제어 회로에 송신하는 것을특징으로 하는 메모리 억세스 시스템.
  4. 제1항에 있어서, 상기 어드레스 버스상에 상기 어드레스 변화 검지 회로로부터의 검지 신호를 입력하고,상기 검지 신호 입력 후에 발행된 메모리 억세스 신호를 풀하는 버퍼를 더 구비하는 것을 특징으로 하는 메모리 억세스시스템.
  5. 제1항에 있어서, 상기 논리·제어 회로, 메모리, 어드레스 버스, 어드레스 변화 검지 회로 및 상기 어드레스 버스 상에 설치되어 상기 어드레스 변화 검지 회로로부터의 검지 신호를 입력하고, 상기 검지 신호 입력 후에 발행된메모리 억세스 신호를 풀하는 버퍼의 조합을 복수 병렬로 구비하고, 상기 복수의 어드레스 변화 검지 회로가 검지 신호를모두 상기 논리·제어 회로 및 상기 버퍼에 송신하는 것을 특징으로 하는 메모리 억세스 시스템.
  6. 제1항에 있어서, 상기 논리·제어 회로가 상기 메모리 억세스 신호를 축적하는 리저베이션 스테이션과, 상기 리저베이션 스테이션에 축적된 메모리 억세스 신호의 순번을 변경하여 상기 메모리에서 워드선의 전환을 행하지 않는메모리 억세스를 요구하는 메모리 억세스 신호끼리를 정리하는 어드레스 리오더 버퍼를 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
  7. 제1항에 있어서, 상기 논리·제어 회로, 메모리, 어드레스 버퍼 및 어드레스 변화 검지 회로의 조합을 복수 병렬로 구비하고, 상기 복수의 어드레스 변화 검지 회로가 검지 신호를 모든 논리·제어 회로에 송신하고, 상기 복수의 논리·제어 회로가 각각 상기 메모리 억세스 신호를 축적하는 리저베이션 스테이션과, 상기 리저베이션 스테이션에 축적된 메모리 억세스 신호의 순번을 변경하여 상기 메모리에서 워드선의 전환을 행하지 않는 메모리 억세스를 요구하는 메모리 억세스 신호끼리를 정리하는 어드레스 리오더 버퍼를 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
  8. 제1항에 있어서, 상기 어드레스 버스 상에, 상기 어드레스 변화 검지 회로로부터의 검지 신호를 입력하고, 상기 검지 신호 입력 후에 발행된 메모리 억세스 신호를 풀하는 버퍼를 더 구비하고, 상기 논리 · 제어 회로가 상기 메모리 억세스 신호를 축적하는 리저베이션 스테이션과, 상리 리저베이션 스테이션에 축적된 메모리 억세스 신호의 순번을 변경하여 상기 메모리에서 워드선의 전환을 행하지 않는 메모리 억세스를 요구하는 메모리 억세스 신호끼리를 정리하는 어드레스 리오더 버퍼를 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
  9. 제1항에 있어서, 상기 논리·제어 회로, 메모리, 어드레스 버스, 어드레스 변화 검지 회로 및 상기 어드레스 버스 상에 설치되어 상기 어드레스 변화 검지 회로로부터의 검지 신호를 입력하고, 상기 검지 신호 입력 후에 발행된메모리 억세스 신호를 풀하는 버퍼의 조합을 복수 병렬로 구비하고, 상기 복수의 어드레스 변화 검지 회로가 검지 신호를모든 상기 논리·제어 회로 및 상기 버퍼 회로에 송신하고, 상기 복수의 논리 · 제어 회로가 각각 상기 메모리 억세스 신호를 축적하는 리저베이션 스테이션과, 상기 리저베이션 스테이션에 축적된 메모리 억세스 신호의 순번을 변경하여 상기메모리에서 워드선의 전환을 행하지 않는 메모리 억세스를 요구하는 메모리 억세스 신호끼리를 정리하는 어드레스 리오더버퍼를 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
  10. 제1항에 있어서, 상기 메모리가 상기 워드선 상에 래치 회로를 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
  11. 제1항에 있어서, 상기 논리·제어 회로, 메모리, 어드레스 버스 및 어드레스 변화 검지 회로의 조합을 복수 병렬로 구비하고, 상기 복수의 어드레스 변화 검지 회로가 검지 신호를 모든 논리·제어 회로에 송신하며, 상기 복수의 메모리가 각각 상기 워드선 상에 래치 회로를 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
  12. 제1항에 있어서, 상기 어드레스 버스 상에 상기 어드레스 변화 검지 회로로부터의 검지 신호를 입력하고,상기 검지 신호 입력 후에 발행된 메모리 억세스 신호를 풀하는 버퍼를 더 구비하고, 상기 메모리가 상기 워드선 상에 래치 회로를 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
  13. 제1항에 있어서, 상기 논리·제어 회로, 메모리, 어드레스 버스, 어드레스 변화 검지 회로 및 상기 어드레스 버스 상에 설치되어 상기 어드레스 변화 검지 회로로부터의 검지 신호를 입력하고, 상기 검지 신호 입력 후에 발행된 메모리 억세스 신호를 풀하는 버퍼의 조합을 복수 병렬로 구비하고, 상기 복수의 어드레스 변화 검지 회로가 검지 신호를 모든 상기 논리·제어 회로 및 상기 버퍼에 송신하며, 상기 복수의 메모리가 각각 상기 워드선 상에 래치 회로를 구비하는 것을 특징으로 하는 메모리 억세스 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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