KR980004958A - 반도체 메모리 장치 - Google Patents
반도체 메모리 장치 Download PDFInfo
- Publication number
- KR980004958A KR980004958A KR1019960025315A KR19960025315A KR980004958A KR 980004958 A KR980004958 A KR 980004958A KR 1019960025315 A KR1019960025315 A KR 1019960025315A KR 19960025315 A KR19960025315 A KR 19960025315A KR 980004958 A KR980004958 A KR 980004958A
- Authority
- KR
- South Korea
- Prior art keywords
- address
- data
- input
- buffer
- pads
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명은 반도체 메모리 장치를 제공한다. 그 장치는 데이타를 저장하기 위한 메모리 셀 어레이; 데이타를 입 출력하기 위한 복수개의 데이타 패드들; 및 어드레스를 입력하기 위한 복수개의 어드레스 패드들을 구비한 반도체 메모리 장치에 있어서, 상기 보수개의 어드레스 패드들 각각은 상기 어드레스를 버퍼하기 위한 어드레스 버퍼; 데이타를 입력하기 위한 데이타 입력버퍼, 상기 메모리 셀 어레이에 저장된 데이타를 출력하기 위한 데이타 출력버퍼, 제1제어신호에 응답하여 상기 어드레스 패드로부터 입력되는 어드레스를 상기 어드레스 버퍼로 전달하고, 상기 어드레스 패드로부터 입력되는 데이타를 입력하고, 상기 메모리 셀 어레이에 저장된 데이타를 출력하기 위한 제1제어수단, 및 제2제어신호에 응답하여 상기 데이타를 입력 버퍼로 상기 제1제어수단으로부처 전송되는 데이타를 전송하고, 상기 데이타 출력버퍼로부터의 데이타를 상기 제1제어수단으로 전송하기 위한 제2제어수단으로 구성되어 있다. 따라서 데이타 핀수를 증가함이 없이 바이트 동작을 수행할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 반도체 메모리 장치의 구성을 나타내는 블럭도이다.
Claims (6)
- 데이타를 저장하기 위한 메모리 셀 어레이; 데이타를 입 출력하기 위한 복수개의 데이타 패드들; 및 어드레스를 입력하기 위한 복수개의 어드레스 패드들을 구비한 반도체 메모리 장치에 있어서, 상기 복수개의 어드레스 패드들 각각은 상기 어드레스를 버퍼하기 위한 어드레스 버퍼; 데이타를 입력하기 위한 데이타 입력버퍼; 상기 메모리 셀 어레이에 저장된 데이타를 출력하기 위한 데이타 출력버퍼; 제1제어신호에 응답하여 상기 어드레스 패드로부터 입력되는 어드레스를 상기 어드레스 버퍼로 전달하고, 상기 어드레스 패드로부터 입력되는 데이타를 입력하고, 상기 메모리 셀 어레이에 저장된 데이타를 출력하기 위한 제1제어수단; 및 제2제어신호에 응답하여 상기 데이타 입력버퍼로 상기 제1제어수단으로부터 전송되는 데이타를 전송하고, 상기 데이타 출력버퍼로부터의 데이타를 상기 제1제어수단으로 전송하기 위한 제2제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 복수개의 어드레스 패드들을 통한 데이타의 입력 및 출력은 상기 어드레스가 입력된 후 다음 어드레스의 입력시까지의 어드레스 입력이 없는 기간에 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
- 데이타를 저장하기 위한 메모리 셀 어레이; 데이타를 입 출력하기 위한 복수개의 데이타 패드들; 및 어드레스를 입력하기 위한 복수개의 어드레스 패드들을 구비한 반도체 메모리 장치에 있어서, 상기 복수개의 어드레스 패드들 각각은 상기 어드레스를 버퍼하기 위한 어드레스 버퍼; 데이타를 입력하기 위한 데이타 입력버퍼; 제1제어신호에 응답하여 상기 어드레스 패드로부터 입력되는 어드레스를 상기 어드레스 버퍼로 전달하고, 상기 어드레스 패드로부터 입력되는 데이타를 입력하기 위한 제1제어수단; 및 제2제어신호에 응답하여 상기 데이타 입력버퍼로 상기 제1제어수단으로부터 전송되는 데이타를 전송하기 위한 제2제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 복수개의 어드레스 패드들을 통한 데이타의 입력은 상기 어드레스가 입력된 후 다음 어드레스의 입력시까지의 어드레스 입력이 없는 기간에 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
- 데이타를 저장하기 위한 메모리 셀 어레이; 데이타를 입 출력하기 위한 복수개의 데이타 패드들; 및 어드레스를 입력하기 위한 복수개의 어드레스 패드들을 구비한 반도체 메모리 장치에 있어서, 상기 복수개의 어드레스 패드들 각각은 상기 어드레스를 버퍼하기 위한 어드레스 버퍼; 데이타를 출력하기 위한 데이타 출력버퍼; 제1제어신호에 응답하여 상기 어드레스 패드로부터 입력되는 어드레스를 상기 어드레스 버퍼로 전달하고, 상기 메모리 셀 어레이에 저장된 데이타를 출력하기 위한 제1제어수단; 및 제2제어신호에 응답하여 상기 데이타 출력버퍼로부터의 데이타를 상기 제1제어수단으로 전송하기 위한 제2제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서, 상기 복수개의 어드레스 패드들을 통한 데이타의 출력은 상기 어드레스가 입력된 후 다음 어드레스의 입력시까지의 어드레스 입력이 없는 기간에 이루어지는 것을 특징으로 하는 반도체 메모리 장치.※ 참고사항 : 최초출원 내용에 의햐여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960025315A KR100188016B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체 메모리장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960025315A KR100188016B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체 메모리장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR980004958A true KR980004958A (ko) | 1998-03-30 |
KR100188016B1 KR100188016B1 (ko) | 1999-06-01 |
Family
ID=19464432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960025315A KR100188016B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체 메모리장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100188016B1 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100564033B1 (ko) | 2003-12-05 | 2006-03-23 | 삼성전자주식회사 | 단일 버퍼 선택 입력 단자를 가지는 반도체 메모리 및반도체 메모리 테스트 방법 |
KR100517734B1 (ko) | 2003-12-12 | 2005-09-29 | 삼성전자주식회사 | 감마보정 디지털 아날로그 변환기 및 그 변환방법과, 이를사용한 소스구동 집적회로 및 평판표시장치 |
KR100712508B1 (ko) | 2005-05-02 | 2007-04-30 | 삼성전자주식회사 | 메모리 장치의 구조 |
-
1996
- 1996-06-28 KR KR1019960025315A patent/KR100188016B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100188016B1 (ko) | 1999-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR880013168A (ko) | 반도체 기억장치 | |
KR890015143A (ko) | 다이렉트 메모리 액세스 제어장치 | |
KR940010083A (ko) | 동기식 반도체메모리장치의 데이타출력버퍼 | |
KR910001771A (ko) | 반도체 메모리 장치 | |
KR970071272A (ko) | 메모리 시스템 및 이 시스템에 이용되는 반도체 기억 장치 | |
KR930006736A (ko) | 반도체 기억장치 | |
KR950034777A (ko) | 반도체 기억장치 | |
KR840005958A (ko) | 디지탈 전송시스템의 정열기 | |
KR930001229A (ko) | 반도체 메모리 장치 | |
KR980004958A (ko) | 반도체 메모리 장치 | |
KR890015108A (ko) | 데이타 전송 제어 시스템 | |
KR880011656A (ko) | 레지스터 회로 | |
KR970051140A (ko) | 어드레스 핀과 데이타 핀을 공유하는 반도체 메모리 장치 | |
KR920007187A (ko) | 반도체 기억장치 | |
KR970009053A (ko) | Atm 스위치의 어드레스 생성 회로 | |
KR970060214A (ko) | 반도체 기억장치 | |
KR920018768A (ko) | 고유의 버스트 검색 기능을 가진 데이타 저장 시스템 | |
KR960032930A (ko) | 데이터 전송 회로 | |
KR970012718A (ko) | 동기 반도체 메모리 장치 | |
KR970071294A (ko) | 직렬통신제어기(scc)를 이용한 직접메모리접근(dma) 장치 | |
KR920702117A (ko) | 통신 시스템 | |
KR100281548B1 (ko) | 선입선출장치 | |
KR980004999A (ko) | 빠른 데이터 엑세스 기능을 갖는 반도체 메모리 장치 | |
KR970076885A (ko) | 반도체 메모리 장치에서 패드를 이용한 지연기 제어회로 | |
KR960015232A (ko) | 캐시 메모리의 기능을 갖는 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20080102 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |