KR970000063B1 - 버스트 모드 디지탈 데이타 수신기 - Google Patents

버스트 모드 디지탈 데이타 수신기 Download PDF

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아메리칸 텔리폰 앤드 텔레그라프 캄파니
죤 에이. 캐큐로
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Abstract

내용 없음.

Description

버스트 모드 디지털 데이터 수신기
제1도는 종래의 dc-결합 버스트 모드 수신기에 대한 도면.
제2 내지 5도는 제1도의 수신기에서 논리 기준 전압 VREF가 다르게 수신된 신호 레벨의 dc-중앙 전압을 추적하지 않을 때의 PWD에 대한 도면.
제6도는 또다른 종래의 dc-결합 버스트 모드 수신기에 대한 도면.
제7 내지 10도는 제3도의 수신기에서 다르게 수신된 레벨에서의 PWD에 대한 도면.
제11도는 본 발명에 따른 버스트 모드 수신기에 대한 도면.
제12도는 본 발명의 특정 실시예에 대한 도면.
* 도면의 주요부분에 대한 부호의 설명
101: 광검출기 102: 프리앰프
103: 결정 회로 500: 수신기
501: 증폭기 502: 피크 검출기 회로
본 발명의 디지털 데이터 수신기에 관한 것으로 특히 버스트 모드 디지털 데이터를 수신하는 수신기에 관한 것이다.
인터-컴퓨터 및 인트라-컴퓨터 통신은 종존 버스트 모드 디지털 데이터 전송으로 특징지워진다. 연속 데이터 통신용으로는 종래의 ac-결합 광학 수신기가 통상 사용되었다. 그러나 데이터 인코딩은 시스템을 복잡하게 하며 유효 데이터 전홍 속도를 감소시킨다. 대조적으로 고속 dc-결합 수신기들이 버스트 모드 작동에 이상적으로 적합하지만, 이들 수신기들은 수신된 데이터 펄스의 수밀리 볼트의 dc 중앙(center)(데이타 신호의 최소와 최대 행정(excurision)의 합의 반)내에 논리 기준 전압 VREF를 설정한 필요가 있기 때문에 이용하기가 어렵다.
데이터 링크로부터의 디지털 데이터 신호가 dc- 결합 수신기의 프리증폭기에 의해 수신될 때, 상기 신호는 불확실한 진폭과 논리 0과 논리 1 레벨 사이의 0이 아닌 전이 시간(non-zero transition times) 때문에 아날로그형의 신호로 변한다.
이상적으로는 프리앰프 출력의 dc 중앙이 결정 회로의 논리 임계와 매칭되므로, 결정 회로는 아날로그형 신호를 명확한 디지털 신호로 복원할 수 있다. 프리앰프 출력에서 dc 중앙이 논리 임계와 부합되지 않을 때, 결정 회로는 펄스폭 왜곡(PWD)을 발생시키거나 또는 논리 전이를 검출하지 못할 수도 있다. 이 PWD는 시스템의 감도 및 최대 대역폭을 감소시키기 때문에 바람직하지 않다. 이 문제는 입력 데이터 진폭이 100 또는 그 이상의 요소에 의해 변할 수 있다는 사실 때문에 더 복잡해진다.
그래서 최소한의 PWD를 발생시키며 향상된 감도를 갖는 버스트 모드 디지털 데이터 수신기를 설계하는 것이 아직도 문제로 남아 있다.
본 발명에 따르면, 버스트 모드 디지털 데이터 수신기는 데이터 페킷의 진폭에 적응하여 자동적으로 입력 데이터 펄스의 dc 중앙에 논리 임계 전압을 조정한다. 본 발명의 수신기는 입력 버스트 모드 데이터 신호를 수신하는 제1입력부와 논리 임계 전압을 세트시키는 전압 기준 회로에 접속된 제2입력부를 갖고 있는 균형 차동입력 트랜스임피던스 회로(balanced differencial input transimpedance circuit)를 구비하고 있다. 상기 전압 기준 회로는 트랜스임피던스 회로의 출려과 제2입력 사이의 피드백 루프에 접속되어 있고 상기 피드백 루프는 피드백 신호를 트랜스임피던스 회로에 발생시키는데, 그 결과 수신기에는, a)입력 데이터 신호의 부재동안과 그리고 입력 데이터 신호가 피크 진폭보다 작은 동안은 제1이득값과, b) 입력 데이터 신호가 피크 진폭에 도달한 후 선정된 시간 동안 제1이득값에 거의 두배인 제2이득값이 생긴다.
상술된 실시예에서, 전압 기준 회로와 트랜스임피던스 회로는 실제로 동일한 최대 데이터 전송 레이트를 가지며, 피드백 루프는 트랜스임피던스 회로의 최대 데이터 레이트에서 안정하다. 결과적으로, 논리 임계 전압은 인입되는 버스트 모드 데이터 패킷의 초기 이후의 1비트 시간내에 입력 데이터 펄스의 dc 중앙과 실제로 같게 조정된다.
제1도는 종래의 dc-결합 버스트-모드-작동 광학 수신기에 대한 도면이다. 제1도에서, 광 검출기(101)는 광파 신호(100)로부터 수신된 광학 파워입력에 비례하는 광학 입력 전류 IIN을 전달한다. 이 전류는 트랜스임피던스 프리앰프(102)에 의해 전압으로 변환되어 결정회로(103)의 한 입력부에 전달된다. 결정 회로(103)는 클록크트 재생식 리치(clocked regenerative latch) 또는 고이득 증폭기일 수 있으며, 이 회로의 사용 목적은 불확실한 진폭을 갖고 있는 수신된 아날로그 신호를 명확한 디지털 0 또는 1로 복원하는 것이다. 클로크트 래치로서 이용될때는 분산, 펄스폭 왜곡 및 타이밍 지터와 같은 것 때문에 발생하는 위상 노이즈를 제거하기 위하여 그것의 출력부에서의 논리 전이 시간을 재조정하는 역할을 한다. 결정 회로(103)의 다른 입력은 논리 임계를 세트시키는 기준 전압은 연결되어 있다.
본 발명은 VREF가 여러 다른 수신된 신호 레벨(예로, V1, V2 및 V3)의 dc 중앙 전압을 따르지 않을 때 제1도의 수신기에 생기는 PWD를 보여주는 제2 내지 5도를 참조로 좀더 상세히 후술된다.
프리앰프(102)의 출력 V0는 이상적인 경우에 광학 입력 전류(광 전류)의 존재 여부에 따라서 위 아래로 VREF를 대칭적으로 스윙시켜야 한다. 이는 dc 중앙 전압이 VREF와 같을 때 발생한다. 여기서 dc 중앙 전압이라 함은 본 명세서에서는 출력 신호 V0의 최소 및 최대 행정(excursion)의 합의 1/2로서 정의된다. 이러한 조건은 제2도에 도시되어 있는데 여기서 전압 V0는 반복적인 010101.... 데이터 시퀀스에 대한 것이다.
특히, dc 중앙 전압 V2가 VREF와 같을 때 출력 신호 V0는 V2를 주위로 하여 대칭으로 스윙한다. 그러므로, 제3도에 도시된 결정 회로(103)의 출력 VP은 논리 0 및 1비트 동안 일정한 폭을 갖는다. 논리 0(T-T2) 및 논리 1(T2-T2) 비트의 폭은 같기 때문에 펄스 폭 왜곡(PWD)이 발생하지 않는다.
그렇지만, 광학 입력 전류 IIN이 매우 작을 때 제2도의 프리앰프 출력 신호 VOS의 대응 전압 스윙은 작게되며 프래앰프 출력에서의 dc 중앙 전압(제2도의 V1) 또한 적게 된다. 그러한 조건하에서 VREF는 dc 중앙 전압 V1 보다 더 크게 된다. 그 결과 결정 회로 출력 VO는 넓은 논리 0 레벨(T-T1) 및 좁은 논리 레벨(T1-T1)를 갖는다(제4도 참조). VP가 나타나는 이러한 비대칭 출력은 사실 PWD이며, 이 PWD는 VREF가 펄스의 중앙에 있지 않기 때문에(즉 VREF가 중앙 전압 V1과 같지 않기 때문에) 발생한다. 제5도는 VREF가 dc 중앙 전압(예로 V3)보다 작을 때의 결과를 보여주고 있는데, 이는 입력 전류 IIN이 매우 커서 출력 VO가 클 때 발생한다(제2도의 VOL참조). 결정 회로(103)의 출력 VP는 좁은 논리 0(T3-T3) 및 넓은 논리 1(T3-T3')를 나타낸다. 제4도 및 5도의 PWD의 제1도의 수신기의 최대 데이터 전송률 및 감도를 떨어뜨리기 때문에 불합리하다. 입력 전류 IIN의 진폭이 변할 때 PWD를 최소화시키기 위하여 전압 VREF는 대응하는 양만큼 변화되어야 한다.
제6도는 PWD가 차지하는 영향력을 줄이기 위하여 설계된 종래의 수신기를 도시하고 있다. 제6도에선느 프리앰프(302)를 차출력 구성으로 변환시켜 차 입력이 결정 회로(303)의 입력으로 이용되고 있다. 이 회로에서 프리앰프 출력 전압은 Q 및
Figure kpo00001
이기에, 차 전압 Q-
Figure kpo00002
는 결정 회로(303)의 논리 상태를 결정하며, VREF의 정확한 값은 중요하지 않다. 그래서 dc 중앙 전압과 같지 않은 어떤 레벨에 있는 VREF는 PWD에 아무런 영향을 끼치지 않는다. 그러나 이러한 접근법은 광학 입력 전류 IIN이 없을 때(예로 논리 0 입력일 때), Q 및
Figure kpo00003
출력에서 동일한 dc 전압이 결정 회로를 막연한 논리 상태로 되게 한다는 새로운 문제를 갖고 있다. 따라서, 광학 입력이 없을 때 결정 회로(303)가 잘 정의된 논리 0 상태에 있게 되게 하기 위하여 입력부에서 충분히 큰 논리 0 오프셋이 설정되어야만 한다. 필요한 LZO의 크기는 최대 비트 레이트에서의 결정 회로(303)의 입력 감도와 최대로 허용할 수 있는 PWD를 근거로 선택한다.
제7도에는 실제 등락 시간에 따른 0101010 등의 입력 데이터 시퀀스에 응답하는 프리앰프(302)의 Q 및
Figure kpo00004
보상(complementary) 출력이 시간의 함수로서 도시되어 있다. 이상적인 경우에 프리앰프(302)의 출력 스윙의 정확히 반으로 선택된 LZO로 인해, 결정 회로(303)에 의한 논리 0 및 논리 1 펄스의 폭은 제8도에 도시되어 있듯이 동일하며 PWD는 존재하지 않는다. 그러나 제9도에는 입력 전류 IIN이 배로 될 때, 프리앰프(302)의 출력 스윙의 진폭이 두배로 되는 한편 LZO 는 이전에 레벨에 고정된다. 결과적으로, 논리 1 펄스폭은 제10도에서와 같이 논리 0의 펄스폭보다 훨씬 크며, PWD도 크다. 실제로, 출력 진폭 스윙이 2×LZO가 아닌 프리앰프(302)에 대해서는 PWD가 존재할 것이다.
더구나 입력 전류 IIN의 진폭이 증가하면 PWD는 등락 시간에 의해 결정되는 어떤 입력 레벨에서 논리 0 펄스가 완전히 사라질 때까지 증가한다. 이는 1들의 긴 시퀀스가 차 출력을 싱글 논리 1에 대한 전압보다 훨씬 큰 전압까지 램프(ramp)시킬 수 있어 싱글 0 펄스가 논리 상태 반전을 할 수 있는 충분한 시간이 남아 있지 않기 때문이다. 최소 PWD에 대한 대안적인 프테이트먼트는 다음과 같다(제7도 참조):
Figure kpo00005
이와 같이 제1 및 제6도의 종래의 dc 결합 수신기 회로는 큰 다이내믹 레인지를 갖고 있는 입력 데이터 신호를 검출할 때 상당한 PWD를 유발시킨다.
본 발명에 따르면, 어댑티브 전압 기준 회로는 인입되는 버스트 데이터 패킷의 진폭을 측정하며 수 나노세컨드 S의 상기 버스트 데이터 패킷 도달 시간내에(본 실시예에서) 자동적으로 논리 임계 전압을 입력 신호는 dc 중앙 전압에 조정한다. PWD는 최소화되고, 전체 시스템 감도가 최대로 된다.
제11도에는 본 발명의 두 회로 유닛(501 및 502)을 포함하는 수신기 회로(500)가 도시되어 있다. 제2유닛(501)은 피드백 저항 Zγ의 정격 트랜스임피던스 값을 갖고 있는 공지된 차동 입력/출력 트랜스임피던스 증폭기이다. 제2유닛 (502)은 제1유닛(501)에 대한 논리 임계 전압을 세트시키는 기준 전압 VREF를 발생시키는 전압 기준 회로이다. 이 회로는 피크 검출기로서 사용된다. 이하 502는 전압 기준 회로 또는 피크 검출기라고 한다. 피크 검출기(502)는 차동 증폭기 A2, 블록킹 트랜지스터 TX피크 전압 홀딩 캐패시터 CPD 및 버터 트랜지스터 TY를 포함한다.
피크 검출기(502)는 차동 증폭기 A1의 포지티브 출력 리드(V0 +)에서 접속된 차동 증폭기 A2의 포지티브 입력을 가지며, 피크 검출기의 출력(503)은 트랜스임피던스 A1의 네거티브 입력에 접속된 저항 Zr1(Zr1=Zr)에 접속되어 있다. 이러한 접속은 증폭기 A1의 리드 V0 +상의 전압으로부터 기준 dc-전압을 리드(503)상에 발생시키기 위한 네가티브 피드백 루프를 형성한다. 증폭기 A2와 트랜지스터 TX및 TY를 포함하는 다른 피드백 루프(504)는 피크 검출기(502)의 전압 이득을 제어한다.
본 발명의 동작은 트랜스임피던스 증폭기 A1의 미분 전달 함수를 피크 검출기(502)의 접속의 결과로 분석하므로써 이해할 수 있다.
트랜스임피던스 증폭기 A1에 대한, 저주파 미분 전달 함수는 △V0=V0 +-V0 -=ZrIIN이며, 여기서 IIN은 입력 전류이다.
피크 검출기(502)는 증폭기 A1의 출력중 단지 한 출력만을 샘플하여 싱글 엔디드 전달 함수(single-ended transter function),
Figure kpo00006
의 피크값을 저장한다. 그래서 피크 신호 스윙의 1/2과 정확히 같은 진폭을 갖고 있는 VREF는 피크 검출기(502)에 의해 발생되어 트랜스임피던스 증폭기 A1의 네가티브 입력부에 인가된다. 본 발명의 양호한 실시예에는 입력 신호 진폭에 이상적으로 축적하는 VREF를 발생시키기 위하여 차동 증폭기(즉, A1)의 고유한 신호-분리 특성을 이용하고 있다.
상기 회로의 동작을 좀더 상세히 이행하기 위하여 다음의 시퀀스를 고려하기로 한다. t=0에서 데이터가 없으므로 IIN=0이라 가정하자. 피크 검출기 캐패시터 CPD는 방전된다. 데이터 버스트가 도달 할 때 △V0 +=-V0 -인 조건하에서 제11도의 회로에 대한 전달 방정식은
Figure kpo00007
이다(역시 △는 데이터 버스트의 도달후에 전압 레벨에서의 변화를 의미한다).피크 검출기 증폭기 A2는 증폭기 A2'플러스 및 마이너스 노드에서의 전압이 같게 될 때까지 캐패시터 CPD를 충전시킨다. TX및 TY의 턴-온 전압 오프셋(VBE)은 증폭기 A2의 개방 루프 이득에 비례하는 인자만큼 진폭으로 감소한다.
Figure kpo00008
에 비례하는 캐피시터 CPD에 저장된 전압은 원하는 VREF와 같다.
대안적으로, 결정 회로 함수(즉, 제1도의 회로(103)에 의해 실행된 함수)가 차동 입력 트랜스임피던스 증폭기(501)에 효과적으로 합체되고, 그래서 기준 임계 전압(즉 제1도의 VREF)이 저항 Zr1을 통해 입력전류 IIN의 중간점과 같은 기준 dc 전류를 설정한다는 것을 인식하므로써 본 발명을 개념적으로 이해할 수도 있다. 그래서, 피크 검출기(502)는 필요한 dc 중앙 전압과 같은 dc 기준 전압 VREF를 단자(503)에 발생시킨다. 이것은 입력 전류 IIN이 기준 전류 VREF/Zr1을 중심으로 대칭으로 변하며, 결과적으로 V2=VREF일 때 제2 내지 5도에 대해 기술되어 있는 것과 비슷한 방식으로 PWD를 연속적으로 최소화시키는 것을 공고히 해준다. 그래서 입력 전류 IIN이 증가할 때, VREF가 증가하며, IIN이 감소할때는 VREF도 감소한다. 이것은 (낮은 IIN에 대한) 수신기(500)의 감도를 향상시키며 이 수신기의 큰 다이내믹 입력 범위(높은 IIN에 대한 낮은 IIN의 비)를 향상시킨다.
데이터 버스터가 통과했을 때, 피크 검출기 캐패시터 CPD에 저장된 전압은버터 트랜지스터 TY의 베이스 전류의 진폭에 의해 결정된 방전 레이트에 따라 감소한다. 이는 수신기(500)의 주파수 응답 특성이 3도메인으로 나뉘어질 수 있음을 보여준다. 제1저주파 도메인에서 피크 검출기 캐패시터 CPD는 개방 회로에 의해 그 근사치가 정해지므로 피크 검출기(502)는 간단히 단위 이득 증폭기가 되며, 전체의 작은 신호 이득 함수는△V0=IINZr가 된다. 제2고주파 도메인에서, 피크 검출기 캐패시터 CPD는 입력 전류 IIN의 하프-진폭에 비례하는 고정값으로 충전되고, 작은 신호 이득 함수는 △V0=+2IINZr가 된다. 제3초고주파 도메인에서, 이득 함수는 증폭기 A1의 이득에 의해 (대략)나뉘어진 증폭기 A1의 포지티브 입력부에서의 캐패시턴스와 Zr의 곱에 의해 결정된 도미넌트 폴(dominant pole)로 롤 오프(roll off)된다. 상기 저 및 고주파 도메인에서의 증폭기 A1의 트랜스임피던스의 상세한 분석은 다음 절에서 설명하기로 한다.
수신기(500)에 부과되는 두 필요 조건은 다음과 같다. 먼저 피크 검출기 캐패시터 CPD는 콜드(cold) 시스템에 버스트내의 제2비트의 데이터에 대한 웜(warm) 상태로 적시에 갈 수 있도록 싱글 1펄스의 폭에 비교되는 시간내에 매우 이상적으로 빠르게 충전되어야만 한다. 2000Mb/s의 데이터 전송 레이트에서, 이는 펄스 진폭에 대한 정보를 얻을 수 있는 5ns의 시간을 허용해 준다. 둘째로, 출력 △V0는 수 밀리볼트 정도이므로, 모든 회로 오프셋은 제일 먼저 자체-삭제(self-cancelling)되어야만 한다. 이들 필요 조건을 만족시키기 위하여, 증폭기 A1및 A2는 양호한 실시예에서 실제로 동일한 동작 특성을 갖도록 설계된다.(즉 A1및 A2는 서로 쌍으로 되어 있다) 어떤 주어진 데이터 레이트에서, 증폭기 A1은 충분한 대역 폭으로 설계되어 데이터 레이트를 수용해야만 한다. 그러므로 증폭기 A1의 쌍으로서의 증폭기 A2를 선택하므로서 증폭기 A2에는 싱글 비트 주기내에서 진폭 샘플링 기능을 실행하기에 충분한 대역폭이 부여된다(단 CPD가 대단히 크지 않는 조건하에서). 더구나, 증폭기 A1(여기서는 TX및 TY를 포함하는 것으로 정의되어 있음)는 증폭기 A2의 쌍이므로, A2내의 대부분의 구조적 오프셋(예로 트랜지스터 VBE가 떨어짐)들은 증폭기 A1내의 동일한 오프셋들에 의해 먼저 균등하게 된다. 또한 작은 잔여 오프셋들은 증폭기 A2둘레의 피드백에 의해 감소된다. 그래서, 콤포넌트의 오부합은 IC 제조 기술로 제어할 수 있다고 가정하면, 고속, 고정밀 펄스 진폭을 얻을 수 있다.
다음 절은 저 및 고주파수 도메인에서 제11도의 수신기(500)의 동작 모드들에 대해 설명된다:
(1) 저주파수, 또는 데이터 버스트의 초기에서: 피크 검출기 증폭기 A2는 단위 이득 피드백 증폭기로서 작용한다.
(2) 고주파수: 피크 검출기 증폭기 A2는 데이터 진폭을 샘플했으며, 단지 기준 전압을 트랜스임피던스 증폭기 A1의 네가티브 입력 단자에 제공한다.
[모드 1 동작]
모드 1 동작 동안(저주파수 또는 피크 검출 동안), 피크 검출기 증폭기 A2는 단위 이득 증폭기처럼 작용한다. 이는 우리가 저(low)를 캐패시터의 방전 및 충전이 피크 검출기 회로(502)가 증폭기(501)의 Q출력을 추적할 수 있게 해주는 경우의 주파수를 의미하는 것으로 정의하기 때문이다. 다음 방정식은 모드 1 동안 회로의 동작을 정의한다:
VIN +=V0 -+IINZr
VIN -=V0 +
및
V0 +-V0 -△=△V0=G(VIN +-VIN -)+Voffset
여기서 Voffset은 고유 증폭기 오프셋 전압이고 G는 트랜지임피던스 증폭기 A1의 전압 이윽(G〉0)이다.
(A)에서 입력 공 전류가 없는 것으로 즉 IIN=0인 것으로 가정하자.
방정식(1) 및 (2)를 (3)에 대입하면 다음과 같다:
△V0=G(V0 --V0 +)+Voffset
Figure kpo00009
그러므로, 수신기(500)는 증폭기 A1의 개방 루프 이득 G으로 고유 전압 오프셋을 감소시키기 때문에 향상된 감도 또는 정확도를 갖는다. 그러므로 이하의 분석에 있어서 Voffset를 무시하기로 한다.
(B) 데이터 버스트의 초기에서 전류 IIN은 0이 아니다. 방정식 (1) 및 (2)를 (3)에 대입하면 다음과 같은 식이 나온다:
△V0=G(-△V0+IINZr)
이를 풀면
Figure kpo00010
데이터 펄스가 존재할때(IIN≠0)즉 논리 1 신호일 때와, 데이터 펄스가 존재하지 않을 때(IIN=0)즉 논리 0 신호일 때, 출력 전압에서의 차는 방정식(5) 마이너스 방정식(4)이다. 즉 이는 다음식과 같이 된다:
Figure kpo00011
그래서 저주파수 차 트랜스임피던스는 다음과 같다:
Figure kpo00012
모드 2 동작
모드 2(고주파수: 피크 검출기는 고정된 기준 레벨까지 충전된다) 동안, VIN -=VREF는 피크 검출기 증폭기 A2에 의해 출력된다. VREF는 다음과 같이 계산된다:
데이터 펄스가 존재하지 않을 때(IIN=0), 앞서의 방정식(4)로부터 계산된 바와 같이
Figure kpo00013
앞서 언급했듯이 분석을 용이하게 하기 위하여 Voffset는 작으므로 그것의 영향은 무시했다. 그래서 방정식(4)는 △V
Figure kpo00014
0이 된다. 즉,
V0 +=V0 -(dc) 데이터가 없는 dc 출력 전압
따라서
V0 ++V0 -=2V0(dc)
차동 증폭기 A1의 출력 스테이지에서 전류를 보존하기 때문에 광전류 IIN이 존재하든 안하든 방정식(9)은 항상 성립한다.
정의해 보면 VREF는 전류 펄스가 존재할 때 V0 +의 피크 값이다. 즉
VREF=V0+(peak)
다음의 방정식(5)
Figure kpo00015
를 방정식 (9)
V0 +-V0 -=2V0(dc)
에 합하면
Figure kpo00016
를 구한다.
VREF를 구했으므로 데이터가 있을 때와 없을 때 (IIN≠0 및 IIN=0), △V0를 계산할 수 있다.
(C)전류 펄스 IIN이 있고 Voffset는 무시할 수 있다고 하면, 방정식(3),(11) 및 VIN +=V0 -+IINZr를 이용하여 다음 식을 구할 수 있다:
Figure kpo00017
또한,
V0 +-V0 -=△V0
V0 ++V0 -=2V0(dc)
이때,
Figure kpo00018
방정식(12)의 V0 -를 방정식(13)으로 대체하면,
Figure kpo00019
(D) 전류 펄스가 사라질때(IIN=0), VREF는 피크 검출기 때문에 변하지 않는다(고주파수의 경우에).
그러므로:
Figure kpo00020
고주파 경우에 대하여, 데이터 펄스가 존재할 때(IIN≠0)와 데이터 펄스가 없을 때(IIN=0)의 출력 전압의 차는 다음과 같다:
Figure kpo00021
그리고 고주파수 차 트랜스임피던스는
Figure kpo00022
그러므로 고주파수 이득과 저주파수 이득비는 다음과 같다:
Figure kpo00023
이는 개방 루프 이득 G가 큰 경우(2)이다.
요약하면, 수신기(500)는 다음의 특성으로 집약될 수 있다:
I. 전류 펄스가 존재하는 경우 즉 dc에서 고유 오프셋들은 증폭기 A1의 개방 루프 이득 G에 의해 크게 감소된다(방정식 4).
Ⅱ. 저주파에서(dc로 연장), 또는 데이터 버스트의 초기에서, 차 트랜스임피던스(방정식 7)는 다음과 같다:
Figure kpo00024
Ⅲ.고주파수에서, 데이터 버스트의 제1데이타 펄스의 피크후에, 차 트랜스임피던스는(방정식 17로부터) 다음식과 같다:
Figure kpo00025
Ⅳ. 수신기 회로(500)는 데이터 버스트 동안 다음의 관계가 존재하도록 자체 조정된다:
Figure kpo00026
-△V0(펄스부재) 단, G1
제7도에 예시되었을 뿐 아니라 앞서 설명한 바와같이, 이는 최소의 펄스 폭 왜곡(PWD)즉 (Q-Q)ZERO=-(Q-Q)ONE에 필요한 조건이다.
특정 실시예
제12도는 본 발명에 대한 상세한 개략 다이어그램이다. 제12도는 제11도을 참고하여 설명될 것이다. 제11도의 증폭기 A1은 차동 쌍 Q1-Q2: 폴로워/레벨 시프터 스테이지 Q3-Q4, Q5-Q6: 및 전류원 Q7-Q9으로 구성된다. 트랜스임피던스 저항 Zr및 Zr1은 각각 R2 및 R3이다. 저항 R5, R6 및 R7은 바이어스 전류 저항이고 저항 R1 및 R4는 이득-셋팅 저항이다. Q1,Q3 및 Q4는 종래의 싱글 엔디드 트랜스임피던스 증폭기를 구성하며, Q2, Q5 및 Q6는 다른 싱글 엔디드 트랜스임피던스 증폭기를 구성하고 있다.
증폭기 A1은 Q1 및 Q2의 에미터에서 서로 차동 증폭기 형태로 결합된 두개의 그러한 싱글 엔디드 증폭기로 구성된다.
제11도의 피크 검출기(502)의 증폭기 A2는 의 쌍이다. 제11도의 증폭기 A1는 트랜지스터 Q16 내지 Q21을 구비하고 있고, 그것의 바이어스 전류 저항(R18, R19) 및 이득-셋팅 저항(R16, R17)은 A1에 있는 것들과 부합된다. 제11도의 트랜지스터 TX및 TY는 각각 제12도의 트랜지스터 Q19 및 Q20이다. 피크 검출기 캐패시터 CPD는 두 기능을 한다: 첫째로 앞서 설명된 바와 같이 샘플된 입력 펄스 진폭을 저장하며, 둘째로 피크 검출기 피드백 루프에서 저주파 도미넌트 노드를 설정하여 회로가 일정하게 하는 기능을 한다. 쌍 매칭 증폭기라는 개념은 Q19(A1내의 Q8 또는 Q9에 대응함)의 에미터에 있는 전류원 트랜지스터를 제거하므로서 수정된다는 것에 유념하라. 이는 CPD의 방전 시간을 연장시키는데 조력할 뿐아니라 Q19와 Q3(또는 Q5)사이의 베이스-에미터 전압에 오프셋을 유발시킨다. 이것은 증폭기 A2의 이득이 특정 수신기에 필요한 레벨까지 감소되는 입력-기준 오프셋 전류(input-refered offset current)에 대응한다. R3와 병렬로 배치된 션트(shunt) 캐패시터 C1은 Q2의 베이스에서 극을 균형있게 하기 위해서 0을 부가시키므로서 수신기(500)의 전이 응답을 향상시킨다. 전압 VBLAS는 저항 R5,R6,R7,R18 및 R19를 이용하여 트랜지스터 바이어스 전율을 세트시킨다.
증폭기 A1및 A2는 각각 에미터-결합-논리(ECL) 게이트와 비슷한 회로로 구성된다. 그러므로 A1및 A2의 피드백 조합은 2게이트 지연 회로(2-gate delay circuit)와 등가이며, 상기 A1및 A2증폭기는 공통적인 대역폭을 갖고 있다. 더구나, 그러한 피드백 회로는 두 증폭기중 어느 한 증폭기만의 대역폭에 밀접한 대역폭에서 싱글 도미넌트 노드 캐패시터(CPD)에 의해 통상적으로 안정된다. 이러한 구성은 증폭기 A1의 최대 데이터 레이트에서 싱글 논리 펄스의 지속 기간과 실제로 비슷한 시간내에 논리 펄스의 dc 중앙에 VREF를 세팅시킬 수 있게 해준다.
대안적인 실시예에서는 증폭기 A2의 이득 스테이지 수가 증가될 수 있다. 이는 A2의 전체 이득을 증가시키는 효과를 가지며, 이에 의해 전압 오프셋 및 피크 검출기 캐패시터 충전 시간이 더욱 감소된다. 그러나 결합된 트랜스임피던스와 VREF회로 피드백 루프의 안정도를 확실히 보증하기 위해서는 부가적인 안정 방법이 필요하다.
차동 증폭기(501)와 피크 검출기(502)의 조합에 대한 저주파수 전달 함수는 다음 식으로 주어진다.
Figure kpo00027
그리고 고주파수 전달 함수는 다음과 같이 주어진다:
Figure kpo00028
증폭기 A1의 이득 G는
Figure kpo00029
이들 표현식에서
Figure kpo00030
이고: I0는 차 입력 스테이지(Q1,Q2) 바이어스 전류이고: R2는 앞서 언급한 트랜스임피던스 Zr에 대응한다. 우리는 또한 R1=R4 및 R2=R3를 필요로 했다. B는 트랜지스터 Q1 및 Q2의 전류 이득이다. 저주파 전달 함수는 피크 검출기의 진폭-추적 특성을 정의하며 한편, 고주파수 전달 함수는 피크 검출기가 VREF, 즉 반진폭 기준 전압으로 충전될 때의 순수한 트랜스임피던스를 가리킨다.
상술한 바와같이, 데이터가 없을 때에는 결정 회로가 잘 정의된 논리 0 상태에 있도록 증폭기 출력에서 공지된 오프셋이 있어야만 한다. 이 오프셋 및 콤포넌트 오부합 트리밍(trimming)은 오프-칩 저항 R15 또는 R20에 의해 프로그램되며, 이는 오프셋 전류를 직접 저항 R21 및 R22를 통하여 필요 전압 오프셋의 극성에 따라 입력 차동쌍(즉, Q1,Q2)의 한쪽 또는 다른쪽의 베이스로 보낸다. 캐패시터 C2 및 C3는 바이패스 캐패시터이다.
차 논리 0 오프셋 전압은 데이터가 없을 때 논리 0 결정을 보증하는데 필요한 최소값에 맞추어져야만 한다. 이는 시스템 감도를 최대화시키며 PWD를 최소화시킨다.
피크 검출기 충전(어택(attak)) 및 방전(감쇠(decay)) 특성은 먼저 몇몇 데이터 버스트 비트에서 에라의 존재가 가능성을 최소화시키기 위하여 설계되어 있기 때문에, 피크 검출기 캐패시터 CPD는 가능한 한 빠르게 충전한다. 시스템 각도를 최대화시키기 위해서, 캐패시터 CPD는 한번 습득한 충전을 가능한 오래 유지하다. 충전 시간은 얼마나 많은 트랜지스터 Q19의 전류가 CPD로 공급되는가에 의해 결정되며, 차례로 이 전류는 Q19의 베이스 에미터 접합상의 전압 스윙의 범위에 따라 다르다. 그래서, 입력 전류 IIN의 진폭이 크면 클수록 CPD의 충전은 빨라진다. CPD는 적절한 선형 레이트로 Q20의 베이스 전류에 의해 방전된다. 충전 시간은 데이터 버스트가 도달하고 피크 검출기가 데이터 버스트의 제1비트 동안 완전히 충전되도록 CPD를 선택하므로서 제어될 수 있다.
본 발명의 실시예가 상보 바이폴라 집적 회로(CBIC) 선형 어레이 기술을 이용하여 완전히 다른 형태로 설명되었다. 집적 바이폴라 또는 FET를 구비하는 다른 회로 기술이 이용될 수 있음을 이해해야만 한다.
상기 회로는 예로 실리콘, 갈륨 아세나이드 또는 다른 적절한 반도체 재료를 이용하여 만들 수 있다. 더구나, 다른 공지된 회로가 본 발명의 사상을 벗어나지 않고도 제12도에 도시된 전압 기준 회로(502) 또는 차동 증폭기 유닛(501)을 작동시키는데 사용될 수 있다.
또한, 본 발명은 버스트 모드 동작 데이터 시스템에 이용할 수 있는 dc-수신기로서 설명되었으나, 이는 연속 데이터 전송을 이용하는 시스템에 이용될 수도 있다. 본 발명은 광학 신호에서 사용한 것으로 설명되었으나 비 광학 신호에서도 사용될 수 있다.
결국, 본 발명에는 트랜스임피던스 증폭기에서 전압 증폭기로 유닛(501)을 바꿈으로서(전류 입력 신호보다는) 전압 입력 신호가 사용될 수 있다. 이는 광 검출기(101)을 특정 출력 임피던스의 전압 신호 소스로 대체함으로서 성취할 수 있다.
지금까지 설명된 것은 본 발명의 원리의 응용에 불과한 것이므로, 본 발명 분야에 숙련된 사람은 본 발명의 사상 및 범위를 벗어나지 않고도 본 발명을 수정 및 변형할 수 있다.

Claims (14)

  1. 디지털 데이터 입력 신호를 수신하는 제1입력부, 기준 신호를 수신하는 제2입력부 및 데이터 출력부를 갖고 있는 DC-결합 차동 증폭기 회로: 및 상기 디지털 데이타 입력 신호의 부재동안 그리고 디지털 데이터 입력 신호가 피크 진폭보다 작을 동안 상기 증폭기 회로가 제1이득값을 갖도록 또한 디지털 데이터 입력 신호가 피크 진폭에 도달한 후 상기 증폭기 회로가 선정된 시간 동안 제1이득값을 대략 두배인 제2이득값을 갖도록 상기 데이터 출력에 응답하여 상기 디지털 데이터 입력 신호의 피크 진폭을 검출하고 상기 기준 신호를 발생하는 수단을 구비하는 것을 특징으로 하는 디지털 데이터 수신기.
  2. 제1항에 있어서, 상기 기준 신호 발생 수단은 상기 증폭기 회로의 상기 데이터 출력과 제2입력 사이이 피드백 루프의 접속되어 있는 것을 특징으로 하는 디지털 데이터 수신기.
  3. 제1항에 있어서, 상기 기준 신호 발생 수단은 상기 디지털 데이터 입력 신호의 상기 피크 진폭을 검출하는 피크 검출기 회로를 구비하는 것을 특징으로 하는 디지털 데이터 수신기.
  4. 제3항에 있어서, 상기 증폭기 회로 및 상기 기준 신호 발생 수단 각각의 서로 실제로 부합되는 동작 특성을 갖는 증폭기 수단을 구비하는 것을 특징으로 하는 디지털 데이터 수신기.
  5. 제4항에 있어서, 상기 증폭기 회로와 상기 기준 신호 발생 수단 집적 회로의 일부로서 실행되는 것을 특징으로 하는 디지털 데이터 수신기.
  6. 제3항에 있어서, 상기 증폭기 회로는 입력 전류의 크기를 상기 증폭기 회로의 전압 출력 특성에 맞추는 제1피드백 루프를 구비하며, 상기 기준 신호 발생 수단은 피크 검출기 회로의 이득을 제어하기 위한 제1피드백 루프를 구비하는 것을 특징으로 하는 디지털 데이터 수신기.
  7. 제3항에 있어서, 상기 기준 신호 발생 수단은 상기 데이터 입력 신호의 피크 진폭을 저장하는 수단: 및 상기 저장 수단의 방전 레이트를 제어하는 증폭기 수단을 구비하는 것을 특징으로 하는 디지털 데이타 수신기.
  8. 제7항에 있어서, 상기 저장 수단은 상기 피드백 루프에 연결되어 있고 상기 피크 검출기 회로의 이득을 제어하는 다른 피드백 루프에 연결되어 있는 것을 특징으로 하는 디지털 데이터 수신기.
  9. 제1항에 있어서, 상기 피드백 루프는 상기 증폭기 회로의 제2입력부에서 임피던스 폴(impedance pole)을 삭제하는 상기 증폭기 회로의 상기 2입력부에 직렬로 접속된 병렬 저항 및 캐패시터 네트워크를 구비하는 것을 특징으로 하는 디지털 데이터 수신기.
  10. 제1항에 있어서, 상기 증폭기 회로의 제1 및 제2입력부 사이에 dc 오프셋 전류를 선택하는 수단을 구비하는 것을 특징으로 하는 디지털 데이터 수신기.
  11. 제1항에 있어서, 상기 기준 신호 발생 수단과 상기 증폭기 회로는 실제로 동일한 최대 데이터 레이트로 동작하며, 상기 피드백 루프는 상기 증폭기 회로의 최대 데이터 레이트에서 안정하며, 상기 제2입력에서의 결과적인 전압은 수신된 데이터 버스트의 초기 다음의 싱글 비트 주기내의 입력 신호의 dc 중앙과 실제로 동일한 것을 특징으로 하는 디지털 데이터 수신기.
  12. 버스트 모드 디지털 데이터 입력 신호를 수신하는 제1입력부와 전압 기준 회로에 접속된 제2입력부와 데이터 출력부를 갖고 있는 DC-결합 차동 증폭기 회로를 구비하며, 상기 전압 기준 회로는 상기 데이터 출력부와 상기 제2입력부 사이의 피드백 루프에 접속되어, 수신된 버스트 모드 디지털 데이터 입력 신호의 초기 다음의 싱글 비트 주기내에서 입력 신호의 dc 중앙과 실제로 같은 기준 dc 전압을 발생하며, 또한 상기 전압 기준 회로와 상기 증폭기 회로는 동일한 최대 데이터 전송 레이트로 동작하는 특성을 갖고 있으며, 상기 피드백 루프는 상기 증폭기 회로의 최대 데이터 전송 게이트에서 안정한 것을 특징으로 하는 버스트 모드 디지털 데이터 수신기.
  13. 버스트 모드 디지털 수신기는 버스트 모드 디지털 데이터 입력 신호를 수신하는 제1입력부 및 전압 기준 회로에 결합된 제2입력부를 갖고 있는 DC-결합 차동 증폭기 회로를 구비하며, 상기 전압 기준 회로는 상기 디지털 데이터 입력 신호의 검출된 피크 진폭에 응답하여, 데이터 입력 신호의 초기의 선정된 시간내에서 수신된 데이터 입력 신호의 진폭의 대략 반과 같은 dc-전압을 발생하며, 또한 상기 수신기는 입력 신호의 부재동안 그리고 데이터 입력 신호가 피크 진폭보다 작은 동안 제1이득값을 가지며, 데이터 입력신호가 피크 진폭에 도달 한 후 선정된 시간 동안 제1이득값의 거의 두배와 같은 제2이득값을 갖는 것을 특징으로 하는 버스트 모드 디지털 데이터 수신기.
  14. 디지털 데이터 입력 신호를 수신하는 제1입력부와 전압 기준 회로에 접속된 제2입력부 및 데이터 출력부를 포함하는 DC-결합 차동 증폭기 회로를 구비하며, 상기 전압 기준 회로는 상기 데이터 출력과 상기 제2입력 사이의 피드백 루프에 연결되어 상기 디지털 데이터 입력 신호의 피크 진폭을 검출하고 상기 증폭기 회로에 피드백 신호를 발생하며, 결과적으로 상기 수신기는 상기 데이터 입력 신호의 부재동안 그리고 데이터 입력 신호가 피크 진폭 보다 작은 동안에 제1이득값을 갖고 데이터 입력 신호의 피크 진폭이 도달한 후 선정된 시간 동안은 제1이득값에 거의 두배인 제2이득값을 갖는 것을 특징으로 하는 디지털 데이터 수신기.
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