KR900013742A - 버스트 모드 디지탈 데이타 수신기 - Google Patents

Abstract

내용 없음

Description

버스트 모드 디지털 데이터 수신기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제11도는 본 발명에 따른 버스트 모드 수신기에 대한 도면.

제12도는 본 발명의 특정 실시예에 대한 도면.

Claims (14)

1. 디지털 데이터 입력 신호를 수신하는 제1입력부, 기준신호를 수신하는 제2입력부 및 데이터 출력부를 갖고 있는 DC-결합 차동 증폭기 회로 및, 상기 데이터 입력 신호의 부재동안 그리고 데이터 입력신호가 그것의 피크 진폭보다 작을 동안 상기 증폭기 회로가 제1 이득 값을 가지며 데이터 입력 신호가 피크 진폭에 도달한 후 상기 증폭기 회로가 선정된 시간동안 제1 이득 값에 대략 두 배인 제2 이득 값을 갖도록 데이터 출력에 응답하여 상기 기준신호를 발생시키는 수단을 구비하는 디지털 데이터 수신기.
2. 제1항에 있어서, 전압 기준 회로는 상기 증폭기 회로의 상기 데이터 출력과 제2입력 사이에서 피드백루프로 접속되어 있는 것을 특징으로 하는 디지털 데이터 수신기
3. 제1항에 있어서, 전압 기준 회로는 피크 검출기 회로를 구비하는 것을 특징으로 하는 디지털 데이터 수신기.
4. 제3항에 있어서, 상기 증폭기 회로 및 상기 피크 검출기 회로는 각각 서로 실제로 부합되는 동작 특성을 갖는 증폭기 수단을 구비하는 것을 특징으로 하는 디지털 데이터 수신기.
5. 제4항에 있어서, 상기 증폭기 회로와 상기 피크 검출기 회로는 직접회로의 일부로서 설치되는 것을 특징으로 하는 디지털 데이터 수신기.
6. 제3항에 있어서, 상기 증폭기 회로는 입력 전류의 크기를 상기 증폭기 회로의 전압 출력 특성에 맞추는 제1피드백루프를 구비하며, 상기 피크 검출기 회로는 피크 검출기 회로의 이득을 제어하기 위한 제1피트백루프를 구비하는 것을 특징으로 하는 디지털 데이터 수신기.
7. 제3항에 있어서, 상기 피크 검출기 회로는 상기 데이터 입력 신호의 피크 진폭을 저장하는 수단과 상기 저장 수단의 방전 레이트를 제어하는 증폭기 수단을 포함하는 것을 특징으로 하는 디지털 데이터 수신기.
8. 제7항에 있어서, 상기 저장 수단은 상기 피드백 루프로 연결되어 있고 상기 피크 검출기 회로의 이득을 제어하는 또한 피드백 푸프로 접속되어 있는 것을 특징으로 하는 디지털 데이터 수신기.
9. 제1항에 있어서, 상기 피드백 루프는 상기 증폭기 회로의 제2입력부에서 임피던스 폴을 삭제하는 상기 증폭기 회로의 상기 제2입력부에 직렬로 접속된 병렬 저항 및 캐패시터 내트워크를 포함하는 것을 특징으로 하는 디지털 데이터 수신기.
10. 제1항에 있어서, 상기 증폭기 회로는 증폭기 회로의 제1 및 제2입력부 사이에 dc 오프셋 전류를 선택하는 수단을 포함하는 것을 특징으로 하는 디지털 데이터 수신기.
11. 제1항에 있어서, 상기 전압 기준회로와 상기 증폭기 회로는 실제로 동일한 최대 데이터 레이트로 동작하며, 상기 피드백 루프는 상기 증폭기 회로의 최대 데이터레이트에서 안정하며, 상기 제2입력에서의 전압은 수신된 데이터 버스트의 초기 다음의 싱글 비트 주기내의 입력 신호의 dc중앙과 실제로 동일한 것을 특징으로 하는 디지털 데이터 수신기.
12. 버스트 모드 디지털 데이터 수신기가 버스트 모드 디지털 데이터 입력 신호를 수신하는 제1입력부와 전압 기준 회로에 접속된 제2입력부와 데이터 출력부를 갖고 있는 DC-결합 차동 증폭기 회로 및 수신된 버스트모드 디지털 데이터 입력 신호의 초기 다음의 싱글 비트 주기 내에 입력신호의 dc 중앙과 실제로 같은 기준dc 전압을 발생시키기 위해 상기 데이터 출력부와 상기 제2입력부 사이에서 피드백 루프로 접속되어 있는 상기 전압 기준 회로를 구비하며, 상기 전압 기준 회로 및 사이 증폭기 회로는 동일한 최대 데이터 전송 레이트로 동작하는 특성을 갖고 있으며, 상기 피드백 루프는 상기 증폭기 회로의 최대 데이터 전송 레이트에서 안정한 것을 특징으로 하는 버스트 모드 디지털 데이터 수신기.
13. 버스트 모드 디지털 수신기는 버스트 모드 디지털 데이터 입력 신호를 수신하는 제1입력부 및 기준 전압회로에 결합된 제2입력부를 갖고 있는 DC-결합 차동 입력 증폭기 회로 및, 데이터 입력 신호의 초기의 선정된 시간 내에 수신된 데이터 입력 신호의 진폭의 반과 대략 같은 dc-전압을 발생시키기 위하여 상기 증폭기 회로로부터의 출력 데이터 신호에 응답하는 상기 기준 전압 회로를 구비하며, 상기 수신기는 상기 데이터 입력 신호의 부재 동안 그리고 데이터 입력 신호가 그것의 피크 진폭보다 작은 동안 제1이득 값을 가지며, 데이터 입력이 피크 진폭에 도달한 후 선정된 시간 동안 제1이득 값의 두 배와 거의 같은 제2이득 값을 갖고 있는 것을 특징으로 하는 버스트모드 디지털 데이터 수신기.
14. 디지털 데이터 입력 신호를 수신하는 제1입력부, 전압 기준 회로에 접속된 제2입력부 및 데이터 출력부를 갖고 있는 DC-결합 차동 증폭기 회로; 및 상기 데이터 입력 신호의 부재동안 그리고 데이터 입력 신호가 그것의 피크 진폭보다 작은 동안은 제1이득 값을 갖고 데이터 입력 신호의 피크 진폭이 도달한 후 선정된 시간 동안은 제1이득 값에 거의 두 배인 제2이득 값을 갖도록 상기 증폭기 회로에 피드백 신호를 발생시키기 위해 상기 데이터 출력부와 상기 제2입력부 사이에 피드백 루프로 접속되어 있은 상기 전압 기준 회로를 구비하는 디지털 데이터 수신기.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.