KR960042376A - 에스버스 인터페이스회로 - Google Patents

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KR960042376A
KR960042376A KR1019950012409A KR19950012409A KR960042376A KR 960042376 A KR960042376 A KR 960042376A KR 1019950012409 A KR1019950012409 A KR 1019950012409A KR 19950012409 A KR19950012409 A KR 19950012409A KR 960042376 A KR960042376 A KR 960042376A
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윤성욱
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배순훈
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Abstract

본 발명은 에스버스 인터페이스회로에 관한 것으로, 에스버스(24)나 에이티엠아이져(ATMizer)(40)를 선택하는 멀티플랙서(313)와; 상기 멀티플랙서(313)의 출력을 저장하는 선입선출(FIFO : First In First Out)버퍼 (312); 상기 FIFO(312)의 출력을 입력하여 에스버스(24)나 에이티엠아이져(40)로 출력하는 디멀티플랙서 (311); 및 에이티엠아이져(40)가 라이트 동작시에는 상기 멀티플랙서(313)를 제어하여 상기 에이티엠아이져(40)가 출력하는 어드레스와 데이타를 순차적으로 상기 FIFO(312)에 저장하게 한 후 상기 디멀티플랙서(311)를 제어하여 에스버스(24)상에 출력하게 하고, 리드동작시에는 상기 멀티플랙서(313)를 제어하여 상기 에이티 엠아이져(40)가 출력하는 어드레스를 상기 FIFO(312)에 저장하게 한 후 상기 디멀티플랙서(311)를 제어하여 에스버스상에 출력하게 하고, 이어서 상기 멀티플랙서(313)를 제어하여 에스버스상의 데이타를 상기 FIFO(312)에 저장하게 한 후 상기 디멀티플랙서(311)를 제어하여 에이티엠아이져(40)로 입력되게 하는 인터페이스 제어부(314)로 구성되어 시스템 클럭에 관계없이 AAL 프로세서를 사용할 수 있다.

Description

에스버스 인터페이스회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따라 에스버스와 AAL 프로세서를 인터페이스시키는 구조를 개략적으로 도시한 도면, 제4도는 본 발명의 실시예에 사용되는 에이티엠아이져(ATMizer)의 핀 할당도, 제5도의 (가) 내지 (타)는 본 발명에 사용되는 에스버스의 동작 타이밍도.

Claims (3)

  1. 호스트 CPU와 호스트 메모리와 버스제어기가 공통 접속된 에스버스에 AAL 프로세서를 인터페이스하는 장치에 있어서, 에스버스(24)나 에이티엠아이져(ATMizer)(40)를 선택하는 멀티플랙서(313)와: 상기 멀티플랙서(313)의 출력을 저장하는 선입선출(FIFO : First In First Out)버퍼(312); 상기 FIFO(312)의 출력을 입력하여 에스버스(24)나 에이티엠아이져(40)로 출력하는 디멀티플랙서(311); 및 에이티엠아이져(40)가 라이트 동작시에는 상기 멀티플랙서(313)를 제어하여 상기 에이티엠아이져(40)가 출력하는 어드레스와 데이타를 순차적으로 상기 FIFO(312)에 저장하게 한 후 상기 디멀티플랙서(311)를 제어하여 에스버스(24)상에 출력하게 하고, 리드동작시에는 상기 멀티플랙서(313)를 제어하여 상기 에이티엠아이져(40)가 출력하는 어드레스를 상기 FIFO(312)에 저장하게 한 후 상기 디멀티플랙서(311)를 제어하여 에스버스상에 출력하게 하고, 이어서 상기 멀티플랙서(313)를 제어하여 에스버스상의 데이타를 상기 FIFO(312)에 저장하게 한 후 상기 디멀티플랙서(311)를 제어하여 에이티엠아이져(40)로 입력되게 하는 인터페이스제어부(314)로 구성되는 에스버스 인터페이스회로.
  2. 호스트 CPU와 호스트 메모리와 버스제어기가 공통 접속된 에스버스에 AAL 프로세서를 인터페이스하는 장치에 있어서, 에스버스(24)와 에이티엠아이져(40) 의해 각각 억세스 가능하여 데이타를 저장하기 위한 메모리(322)와: 삼상버퍼(321), 및 에이티엠아이져(40)와 에스버스(24)로부터 신호를 입력한 후 상기 삼상버퍼(321)를 제어하여 상기 에이티엠아이져(40)가 상기 에스버스(24)를 억세스하는 것을 제한하는 인터페이스제어부(323)로 구성되는 에스버스 인터페이스회로.
  3. 호스트 CPU와 호스트 메모리와 버스제어기가 공통 접속된 에스버스에 AAL 프로세서를 인터페이스하는 장치에 있어서, 제1FIFO(331)와; 제2FIFO(332); 및 에스버스(24)로부터 에이티엠아이져(40)로의 데이타 전송시에는 상기 제IFIFO(331)를 인에이블하고. 에이티엠아이져(40)로부터 에스버스(24)로의 데이타 전송시에는 상기 제2FIFO(332)를 인에이블하도록 제어하는 인터페이스제어부(333)로 구성되는 에스버스 인터페이스회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950012409A 1995-05-18 1995-05-18 에스버스 인터페이스회로 KR0143685B1 (ko)

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