KR960035947A - 2개의 접적회로를 갖춘 플레이트 - Google Patents
2개의 접적회로를 갖춘 플레이트 Download PDFInfo
- Publication number
- KR960035947A KR960035947A KR1019960007024A KR19960007024A KR960035947A KR 960035947 A KR960035947 A KR 960035947A KR 1019960007024 A KR1019960007024 A KR 1019960007024A KR 19960007024 A KR19960007024 A KR 19960007024A KR 960035947 A KR960035947 A KR 960035947A
- Authority
- KR
- South Korea
- Prior art keywords
- terminal
- fet
- potential
- diode
- integrated circuits
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Combinations Of Printed Boards (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
2개의 집적회로(10)는 각각 제1단자(5), 제2단자(60), 기본장치(20), 및 플레이트(11)의 제1접촉면(1)과 제1단자(5) 사이의 전기 접속을 체크하기 위한 체크장치(21)를 포함한다. 체크동작 동안 제1단자(5)에 인가되는 테스트 신호가 체크장치(21)에 의해 수신될 수 있다. 체크장치(21)에 의해 테스트 신호에 따라 결과신호가 상응하는 제2단자(6)로 전달될 수 있다. 2개의 집적회로의 제1단자(5)가 서로 접속되는 한편, 관련 제2단자(6)는 전기적으로 서로 분리된다. 서로 접속된 단자는 동시에 체크될 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 본 발명에 따른 플레이트의 실시예
Claims (10)
- 플레이트가 각각 하나의 기본장치(20) 및 하나의 체크장치(21)를 포함하는 2개의 집적회로(10)를 포함하며, 상기 기본장치(20)는 집적회로(10)의 정상동작 동안 집적회로(10)에 주어진 기능을 충족시키는 부품을 포함하고, 각각의 기본장치(20)는 각각 집적회로의 제1단자(5) 또는 제2단자(6)에 접속된 입력(23) 및 출력(24)을 가지며, 각각의 체크장치(21)는 입력(23) 및 적어도 하나의 출력(24)을 가지며, 각각의 입력(23)이 하나의 제1단자에 접속됨으로써, 집적회로(10)의 테스트 동작 동안 제1단자(5)에 인가되는 테스트 신호가 체크장치(21)에 의해 수신될 수 있고, 체크장치(21)의 출력(24)은 각각 하나의 제2단자(6)에 접속됨으로써, 체크장치(21)에 의해 테스트신호에 따라 결과신호가 상응하는 제2단자(6)로 전달될 수 있으며, 기본장치(20)는 테스트 신호 및 결과신호의 인가 동안 이 신호에 영향을 주지 않으며, 제1단자(5)는 각각 플레이트(11)의 하나의 제1접촉면(1)에 접속되고 제2단자(6)는 각각 하나의 제2접촉면(2)에 접속되고, 대응하는 제1단자(5)와 그것의 전기 접속이 체크되어야하는 제1접촉면(1)에 테스트 신호가 인가될 수 있으며, 결과신호가 제2접촉면(2)에서 탭될 수 있고, 집적회로(10)의 각각 하나의 제1단자(5)가 상응하는 제1접촉면(1)을 통해 전기적으로 서로 접속되고 동시에 체크될 수 있으며, 체크장치(21)를 통해 상기 제1단자(5)에 할당된 제2단자(6)가 전기적으로 서로 분리되는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
- 제1항에 있어서, 기본장치(20) 중 하나가 체크동안 비활성화되는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
- 상기 항들 중 어느 한 항에 있어서, 체크장치(21) 중 하나가 체크를 수행하기 위해 활성화 신호(C)에 의해 활성화될 수 있는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
- 제3항에 있어서, 활성화 신호(C)가 테스트모드 식별회로(22)의 출력신호인 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
- 상기 항들 중 어느 한 항에 있어서, 한 집적회로(10)의 다수의 제1단자(5)가 그것의 체크장치(21)의 구성 부품인 AND 회로(U)를 통해 접속되는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
- 상기 항들 중 어느 한 항에 있어서, 집적회로(10) 중 하나에서 테스트 신호의 전위가 정상 동작시 제1단자(5)에 인가되는 신호의 전위와는 다른 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
- 상기 항들 중 어느 한 항에 있어서, 집적회로(10) 중 하나에서 결과신호의 전위가 정상동작시 제2단자(6)에 인가되는 신호의 전위와는 다른 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
- 제6항에 있어서, 집적회로(10) 중 하나에서 테스트 신호의 전위가 기준전위(Verf)에 비해 네가티브하고, 하나의 제1n단자(5)와 하나의 제2단자(6) 상이의 체크장치(21)가 적어도 하나의 제1다이오드(D1) 및 제1n채널 FET(N1)로 이루어진 직렬회로를 포함하며, 제1다이오드(D1)의 캐소드가 제1단자(5)에 접속되고, 제1FET(N1)의 게이트가 기준전위(Verf)에 접속되며, 제1다이오드(D1)와 제1FET(N1) 사이의 제1회로노드(A)가 제2n채널 FET(N2)의 채널구간을 통해 기준전위(Verf)에 접속되고, 제2FET(N2)의 게이트가 공급전위(VCC)에 접속되는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
- 제6항에 있어서, 집적회로(10)중 하나에서 테스트 신호의 전위가 기준전위(Verf)에 비해 포지티브하고, 하나의 제1단자(5)와 하나의 제2단자(6) 사이의 체크장치(21)가 적어도 하나의 제2다이오드(D2)와 제3다이오드(D3)로 이루어진 직렬회로를 포함하며, 상기 제2다이오드(D2)의 애노드가 제1단자(5)에 접속되고 제3다이오드(D3)의 캐소드가 제2단자(6)에 접속되고, 제2다이오드(D2)와 제3다이오드(D3) 사이의 제2회로노드(B)가 제3n채널 FET(N3)의 채널구간을 통해 기준전위(Verf)에 접속되고, 제3FET(N3)의 게이트가 공급전위(VCC)에 접속되는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.
- 제1항 내지 5항중 어느 한 항에 있어서, 집적회로(10) 중 하나에서 공급전위(VCC)와 기준전위(Verf) 사이에 제1직렬회로(S1) 및 제2직렬회로(S2)가 배치되고, 제1직렬회로(S1)는 적어도 하나의 제7n채널 FET(N7), 제8n채널 FET(N8), 제1저항(R1) 및 제9FET(N9)를 포함하며, 제2직렬회로(S2)는 적어도 하나의 제4다이오드(D4), 제2저항(R2) 및 제10n채널 FET(N10)을 포함하고, 제9FET(N9)의 드레인은 제10FET(N10)의 게이트에 접속되고 제10FET(N10)의 드레인은 제9FET(N9)의 게이트에 접속되며, 제11FET(N11)가 공급전위(VCC)와 제 2단자(6) 사이에 배치되고, 제8FET(N8)과 제1저항(R1) 사이의 제3회로노드(C)가 제11FET(N11)의 게이트에 접속되는 것을 특징으로 하는 2개의 집적회로를 갖춘 플레이트.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP95103881A EP0733910B1 (de) | 1995-03-16 | 1995-03-16 | Platine mit eingebauter Kontaktfühlerprüfung für integrierte Schaltungen |
EP95103881.9 | 1995-03-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960035947A true KR960035947A (ko) | 1996-10-28 |
KR100279198B1 KR100279198B1 (ko) | 2001-01-15 |
Family
ID=8219075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960007024A KR100279198B1 (ko) | 1995-03-16 | 1996-03-15 | 2개의 집적회로를 갖춘 플레이트 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5815001A (ko) |
EP (1) | EP0733910B1 (ko) |
JP (1) | JP3902808B2 (ko) |
KR (1) | KR100279198B1 (ko) |
AT (1) | ATE146282T1 (ko) |
DE (1) | DE59500064D1 (ko) |
HK (1) | HK123797A (ko) |
TW (1) | TW288187B (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE512916C2 (sv) | 1998-07-16 | 2000-06-05 | Ericsson Telefon Ab L M | Metod och anordning för feldetektering i digitalt system |
JP4036554B2 (ja) * | 1999-01-13 | 2008-01-23 | 富士通株式会社 | 半導体装置およびその試験方法、および半導体集積回路 |
US6498507B1 (en) * | 2000-04-20 | 2002-12-24 | Analog Devices, Inc. | Circuit for testing an integrated circuit |
DE10114291C1 (de) * | 2001-03-23 | 2002-09-05 | Infineon Technologies Ag | Verfahren zum Überprüfen von lösbaren Kontakten an einer Mehrzahl von integrierten Halbleiterbausteinen auf einem Wafer |
TW594025B (en) * | 2002-12-31 | 2004-06-21 | Via Tech Inc | Method and device for determining signal transmission quality of circuit board |
DE102004014242B4 (de) | 2004-03-24 | 2014-05-28 | Qimonda Ag | Integrierter Baustein mit mehreren voneinander getrennten Substraten |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3867693A (en) * | 1974-02-20 | 1975-02-18 | Ibm | LSI chip test probe contact integrity checking circuit |
US4220917A (en) * | 1978-07-31 | 1980-09-02 | International Business Machines Corporation | Test circuitry for module interconnection network |
US4504784A (en) * | 1981-07-02 | 1985-03-12 | International Business Machines Corporation | Method of electrically testing a packaging structure having N interconnected integrated circuit chips |
US4441075A (en) * | 1981-07-02 | 1984-04-03 | International Business Machines Corporation | Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection |
US4509008A (en) * | 1982-04-20 | 1985-04-02 | International Business Machines Corporation | Method of concurrently testing each of a plurality of interconnected integrated circuit chips |
US4894605A (en) * | 1988-02-24 | 1990-01-16 | Digital Equipment Corporation | Method and on-chip apparatus for continuity testing |
US4963824A (en) * | 1988-11-04 | 1990-10-16 | International Business Machines Corporation | Diagnostics of a board containing a plurality of hybrid electronic components |
-
1995
- 1995-03-16 DE DE59500064T patent/DE59500064D1/de not_active Expired - Fee Related
- 1995-03-16 EP EP95103881A patent/EP0733910B1/de not_active Expired - Lifetime
- 1995-03-16 AT AT95103881T patent/ATE146282T1/de not_active IP Right Cessation
-
1996
- 1996-02-26 TW TW085102171A patent/TW288187B/zh active
- 1996-03-13 JP JP08304896A patent/JP3902808B2/ja not_active Expired - Fee Related
- 1996-03-15 KR KR1019960007024A patent/KR100279198B1/ko not_active IP Right Cessation
- 1996-03-18 US US08/617,125 patent/US5815001A/en not_active Expired - Lifetime
-
1997
- 1997-06-26 HK HK123797A patent/HK123797A/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
HK123797A (en) | 1997-09-12 |
ATE146282T1 (de) | 1996-12-15 |
EP0733910A1 (de) | 1996-09-25 |
JP3902808B2 (ja) | 2007-04-11 |
JPH08264917A (ja) | 1996-10-11 |
EP0733910B1 (de) | 1996-12-11 |
US5815001A (en) | 1998-09-29 |
KR100279198B1 (ko) | 2001-01-15 |
DE59500064D1 (de) | 1997-01-23 |
TW288187B (ko) | 1996-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR860009431A (ko) | Ic평가회로 소자들과 평가회로 소자 검사수단을 갖는 반도체 집적회로 | |
KR970029757A (ko) | 반도체장치 및 비교회로 | |
KR940006342A (ko) | 내부전압강하 컨버터에 의한 반도체 집적회로 | |
KR920020521A (ko) | 반도체집적회로 | |
KR840008075A (ko) | 스위칭 제어신호 발생용 반도체 집적회로장치 | |
KR860006837A (ko) | 내부회로 검사용 검사회로를 갖는 반도체 집적회로 | |
KR900012420A (ko) | 전압차 변환용 비교기 | |
KR960035947A (ko) | 2개의 접적회로를 갖춘 플레이트 | |
DE50313554D1 (de) | Schaltungsanordnung zur berbr ckung hoher spannungen m it einem schaltsignal | |
GB2132344A (en) | High voltage analog solid state switch | |
KR970063275A (ko) | 반도체집적회로 및 그것을 사용한 회로장치 | |
KR920702499A (ko) | 초고집적 반도체장치의 용장(redundancy)을 위한 영전력소모 레이저 퓨즈시그니쳐회로 | |
KR970003924A (ko) | 반도체 장치 | |
KR930006875A (ko) | 집적회로 | |
ATE240613T1 (de) | Pegelverschiebungsschaltung | |
KR970049539A (ko) | 버스 드라이버 고장 검출 시스템 | |
KR930008854A (ko) | 반도체 메모리의 내부전압공급장치 | |
KR100236911B1 (ko) | 극성 자동전환 회로 | |
US5095220A (en) | Circuit configuration for potential triggering of a field effect transistor | |
US20070171686A1 (en) | Circuit arrangement for the electrical isolation of signal lines | |
KR880013170A (ko) | 반도체 기억장치 | |
FI971505A (fi) | Kytkinlaite | |
KR890000410Y1 (ko) | 리세트 회로 | |
JPH02283123A (ja) | 半導体装置 | |
KR970024426A (ko) | 전압제어 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20080924 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |