KR950030756A - 다층 인쇄 배선판 - Google Patents

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KR950030756A
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요시유끼 쓰루
시게하루 아리께
다까시 스기야마
신지로우 미야시따
다까유끼 스즈끼
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단노 다께시
히다찌가세이고오교 가부시끼가이샤
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Abstract

복수의 층간 절연층, 절연 기상판에 형성된 회로를 갖는 복수의 절연 회로판, 및 둘 이상의 회로층 사이를 전기적 접속하기 위한 바이아호울을 포함하며, 여기에서 층간 절연층의 유리 전이점과 인접한 절연기판의 유리 전이점과의 차이는 60℃이하인 것을 특징으로 하는 다층인쇄 판의 열이력으로 인한 박리에 대한 내성을 가지며 절연 신뢰성 및 쓰루-호울 접속 신뢰성이 우수하다.

Description

다층 인쇄 배선판
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 구조적 특징을 설명하기 위한 개략적인 단면도이다. 제2A내기 2C도는 본 발명의 한 사용예를 설명하기 위한 개략적인 단면도이다. 제3도는 본 발명의 실시 형태를 나타내는 개략적인 단면도이다. 제7도는 본 발명의 구현예의 방법을 설명하기 위한 개략적인 단면도이다.

Claims (38)

  1. 복수의 중간 절연층, 강화재를 함유하는 복수의 절연기판, 상기 전열기판의 표면상에 형성된 회로, 및 둘 이상의 회로층 사이를 전기적 접속하기 위한 바이아 호울(via hole)을 포함하며, 상기 바이아 호울은 두층의 절연기판 및 그 사이에 배치된 층간 절연층을 통과하고; 상기 층간 절연층은 각기 강화재를 함유하지 않는 절연층이며,; 그의 B-단계 수지 유량은 1%미만이며; 각각의 층간 절연층의 유리 전이점과 인접한 절연기판의 유리 전이점과의 차이는 60℃ 이하인 것을 특징으로 하는 다층 인쇄 배선판.
  2. 제1항에 있어서, 층간 절연층의 B-단계 점탄성이 30℃에서 2,000-5,000MPa의 범위에 있고, 성형 온도에서 10 MPa 미만의 범위인 것을 특징으로 하는 다층 인쇄 배선판.
  3. 제1항에 있어서, 후에 탑재될 반도체 칩을 하우징하기 위한 캐비티가 하나 이상의 층간 절연층 또는 절연기판에 형성되는 것을 특징으로 하는 다층 인쇄 배선판.
  4. 제1항에 있어서, 캐비티가 반도체 칩이 탑재될 위치에서 가장 가까운 절연기판 또는 층간 절연층에 있는 것으로부터 순차적으로 크기가 연장되며, 후에 탑재될 반도체 칩으로 전기적 접속을 하기 위한 단자부가 각 캐비티에 의하여 노출된 절연 기판 또는 층간 절연츨의 표면상에 형성된 회로에 제공되는 것을 특징으로 하는 다층 인쇄 배선판.
  5. 제4항에 있어서, 상기 캐비티가 쓰루-호울(through-hole)이며, 냉각용 방열기(heat sink)가 상기 쓰루-호울 각각의 개구부 중의 하나와 밀착하여 제공되는 것을 특징으로 하는 다층 인쇄 배선판.
  6. 제3항에 있어서, 다른 배선판으로 전기적 접속하기 위한 단자부가 판의 한 면상에 제공되며 반도체 칩을 탑재하기 위한 개구부가 판의 반대면 또는 동일한 면에 형성되는 것을 특징으로 하는 다층 인쇄 배선판.
  7. 제6항에 있어서, 다른 배선판으로 전기적 접속하기 위한 단자부가 핀인 것을 특징으로 하는 다층 인쇄 배선판.
  8. 제6항에 있어서, 다른 배선판으로 전기적 접속하기 위한 단자부가 솔더 볼(solder ball)로 전기적 접속하기 위하여 고안된 랜드부인 것을 특징으로 하는 다층 인쇄 배선판.
  9. 강화 섬유를 함유하는 절연 기판상에 형성된 회로를 갖는 모든 인접한 절연 회로판 사이에 층간 절연층을 위치시키고 상기 층간 절연층은 B-단계이며, 1%미만의 B-단계 수지 유량을 가지며, 인접한 절연층 사이의 유리 전이점의 차이는 60℃이하이며, 강화 섬유를 포함하지 않으며; 이들을 압력하에 가열하여 적층 일체화하고, 두층 이상의 회로사이를 전기적 접속하기 위한 바이아 호울을 형성하는 것을 특징으로 하는 다층 인쇄 배선판.
  10. 강화 섬유를 함유하는 구리 도금 절연 기판의 적층체상에 회로가 형성될 부분에 에칭 레지스트를 형성하고, 불필요한 구리 박을 에칭 제거하여 절연 회로판을 만들고, 이러한 절연 회로판 두 개 이상을 제조하고, 상기 절연 회로판 사이에 층간 절연층을 위치시키고, 상기 층간 절연층은 B-단계이며, 1%미만의 B-단계 수지 유량을 가지며, 인접한 절연층 사이의 유리 전이점의 차이는 60℃이하이며, 강화 섬유를 포함하지 않고, 입력하에서 가열하여 이들을 적층 일체화하고, 수득한 적층체의 전체 표면상에 도금 레지스트를 제공하고, 적층제를 드릴링하여 접속에 필요한 깊이로 호울을 형성하고, 무전해 도금으로 도체층을 형성하는 것을 특징으로 하는 다층 인쇄 배선판의 제조방법.
  11. 강화섬유를 함유하지 않는 구리 도금 절연 기판의 적층제상에 회로가 형성될 부분에 에칭 레지스트를 형성하고, 불필요한 구리박을 에칭 제거하여 절연 회로판을 만들고, 이러한 절연 회로판 두 개 이상을 제조하고, 가장 바깥층을 형성하는 절연 회로판의 가장 바깥 표면상에서 회로 가공을 수행하지 않고, B-단계이며, 1%미만의 B-단계 수지 유량을 가지며, 인접한 절연층 사이의 유리 전이점의 차이는 60℃이하이며, 강화 섬유를 포함하지 않는 층간 절연층을 상기 절연 회로판 사이에 위치 시키고, 압력하에서 가열하여 적층일체화하고, 수득한 적층체를 드릴링하여 접속을 위한 필요한 깊이로 호울을 형성하고, 무전해 도금으로 도금된 도체층을 형성하고, 가장 바깥의 구리 표면상에 에칭 레지스트를 형성하고, 불필요한 구리를 에칭 제거하는 것을 특징으로 하는 다층 인쇄 배선판의 제조방법.
  12. 강화 섬유를 함유하는 구리 도금 절연 기판의 적층체상에 회로가 형성될 부분에 에칭 레지스트를 형성하고, 불필요한 구리 박을 에칭 제거하여 절연 회로판을 만들고, 이러한 절연 회로판 두 개 이상을 제조하고, B- 단계이며, 1%미만의 B-단계 수지 유량을 가지며, 인접한 절연층 사이의 유리 전이점의 차이는 60℃이하이며, 강화 섬유를 포함하지 않는 층간 절연층을 상기 절연 회로판사이에 위치시키고, 압력하에서 가열하여 적층 일체화하고, 수득한 적층체를 em릴링하고, 무전해 도금으로 도금된 도체층을 형성하여 중간층 회로판을 만들고, 수득한 적층체의 전체 표면상에 에칭 레지스트를 형성하고, 적층체를 드릴링하여 접속이 필요한 단면에 호울을 형성하고, 무전해 도금으로 도금된 도체층을 형성하는 것을 특징으로 하는 다층 인쇄 배선판의 제조 방법.
  13. 강화 섬유를 함유하는 구리 도금 절연 기판의 적층체의 한면에 중간층 회로가 형성될 부분에 에칭 레지스트를 형성하고, 다른 면의 전체 표면위에 에칭 레지스트를 형성하며, 내층 면상에 있는 불필요한 구리 박을 에칭 제거하여 절연 회로판을 만들고, 이러한 절연 회로판 한 쌍을 제조하고, B-단계이며, 1%미만의 B-단계수지 유량을 가지며, 인접한 절연층 사이의 유리 전이점의 차이는 60℃이하이며, 강화섬유를 포함하지 않는 층간 절연층을 그 사이에 위치시키고, 입력하에서 가열하여 적층 일체하하고, 수득한 적층체를 드릴링하여 접속이 필요한 단면까지 호울을 형성하고, 무전해 도금으로 도금된 도체층을 형성하고, 내층 면상의 구리 표면에 회로 형상의 에칭 레지스트를 형성하고, 바깥 면상의 구리 표면에 전체위에 에칭 레지스트를 형성하고, 삽입된 면상의 불필요한 구리를 에칭 제거하여 두 개의 중간층 회로판을 만들고, B-단계이며, 1%미만의 B-단계 수지 유량을 가지며, 인접한 절연층 사이의 유리 전이점의 차이는 60℃이하이며, 강화섬유를 포함하지 않는 층간 절연층을 그 사이에 위치시키고, 압력하에서 가열하여 적층 일체하하고, 수득한 적층체를 드릴링하여 접속이 필요한 단면까지 호울을 형성하고, 무전해 도금으로 도금된 도체층을 형성하고, 가장 바깥층상에 회로 형상의 에칭 레제스트를 형성하고, 불필요한 구리는 에칭 제거하는 것을 특징으로 하는 다층 인쇄 배선판의 제조방법.
  14. 제9항에 있어서, B-단계 층간 절연층 및 절연 기판을 참고로 하여, 가장 높은 유리 전이점을 갖는 것과 가장 낮은 유리 전이점을 갖는 것과의 유리 전이점의 차이는 30℃이하 인 것을 특징으로 하는 방법.
  15. 제9항에 있어서, 층간 절연층의 B-단계 점탄성이 30℃에서 2,000-5,000 MPa의 범위에 있고, 성형온도에서 10Mpa미만의 범위인 것을 특징으로 하는 방법.
  16. 제9항에 있어서, 후에 탑재될 반도체 칩을 하우징하기 위한 캐비티가 하나 이상의 B-단계 층간 절연층 또는 절연 기판에 제공되는 것을 특징으로 하는 방법.
  17. 제9항에 있어서, 캐비티가 후에 탑재될 반도체 칩을 하우징하기 위한 부분에서 가장 가까운 절연 기판 또는 층간 절연층에 있는 것으로부터 순차적으로 크기가 연장되며, 후에 탑재될 반도체 칩으로 전기적 접속하기 위한 단자부가 각 캐비티의 의하여 노출된 절연 기판 또는 층간 절연층의 표면상에 형성된 회로에 제공되는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 캐비티가 쓰루-호울이며, 냉각용 방열기가 각 쓰루-호울의 개구부중의 하나와 밀착하여 제공되는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 반도체 칩을 탑재하기 위한 지지부 및 상기 지지부 보다 작은 두께를 갖는 가장자리부를 갖는 냉각용 방열기를 사용하고, 층간 절연층 또는 절연 기판의 가장 바깥의 하나에 지지부와 실질적으로 동일한 크기의 개구부를 형성하고, 상기 개구부에 냉각용 방열기의 지지부를 고정시키고, B-단계 층간 절연층과, 절연기판상에 형성된 회로를 갖는 절연 회로판을 겹치게 위치시키고, 이들을 입력하에 가열하여 적층 일체화 하고, 둘 이상의 회로층 사이를 전기적 접속하기 위한 바이아 호울을 형성하는 것을 특징으로 하는 방법.
  20. 제10항에 있어서, B-단계 층간 절연층 및 절연 기판을 참고로하여, 가장 높은 유리 전이점을 갖는 것과 가장 낮은 유리 전이점을 갖는 것과의 유리 전이점의 차이는 30℃이하인 것을 특징으로 하는 다층 인쇄 배선판의 제조방법.
  21. 제10항에 있어서, 층간 절연층의 B-단계 점탄성이 30℃에서 2,000-5,000MPa의 범위에 있고, 성형온도에서 10MPa미만의 범위인 것을 특징으로 하는 방법.
  22. 제10항에 있어서 후에 탑재될 반도체 칩을 하우징하기 위한 캐비티가 하나 이상의 B-단계 층간 절연층 또는 절연 기판에 제공되는 것을 특징으로 하는 방법.
  23. 제10항에 있어서, 캐비티가 후에 탑재될 반도체 칩을 하우징하기 위한 부분에서 가장 가까운 절연층 또는 층간 절연층에 있는 것으로부터 순차적으로 크기가 확장되며, 후에 탑재될 반도체 칩으로 전기적 접속을 하기 위한 단자부가 각 캐비티에 의하여 노출된 절연층 또는 층간 절연층의 표면상에 형성된 회로에 제공되는 것을 특징으로 하는 방법.
  24. 제23항에 있어서, 캐비티가 쓰루-호울이며, 냉각용 방열기가 각 쓰루-호울의 개구부중의 하나와 밀착하여 제공되는 것을 특징으로 하는 방법.
  25. 제24항에 있어서, 반도체 칩을 탑재하기 위한 지지부 및 상기 지지부 보다 작은 두께를 갖는 가장자리부를 갖는 냉각용 방열기를 사용하고, 층간 절연층 또는 절연기판의 가장 바깥의 하나에 있는 상기 냉각용 방열기의 지지부와 실질적으로 동일한 크기의 개구부를 형성하고, 상기 개구부에 냉각용 방열기의 지지부를 고정시키고, B-단계 층간 절연층과, 절연 기판상에 형성된 회로를 갖는 절연 회로판을 겹치게 위치시키고, 이들을 압력하에 가열하여 적층 일체화하고, 둘 이상의 회로층 사이를 전기적 접속하기 위한 바이아 호울을 형성하는 것을 특징으로 하는 방법.
  26. 제11항에 있어서, B-단계 층간 절연층 및 절연기판을 참고하여, 가장 높은 유리 전이점을 갖는 것과 가장 낮은 유리 전이점을 갖는 것과의 유리 전이점의 차이는 30℃이하 인 것을 특징으로 하는 다층 인쇄 배선판의 제조방법.
  27. 제11항에 있어서, 층간 절연층의 B-단계 점탄성이 30℃에서 2,000-5,000MPa의 범위에 있고, 성형 온도에서 10Mpa 미만의 범위인 것을 특징으로 하는 방법.
  28. 제11항에 있어서, 후에 탑재될 반도체 칩을 하우징하기 위한 캐비티가 하나 이상의 B-단계 층간 절연층 또는 절연 기판에 제공되는 것을 특징으로 하는 방법.
  29. 제11항에 있어서, 캐비티가 후에 탑재될 반도체 칩을 하우징 하기 위한 부분에서 가장 가까운 절연 기판 또는 층간 절연층에 있는 것으로부터 순차적으로 크기가 연장되며, 후에 탑재될 반도체 칩으로 전기적 접속을 하기 위한 단자부가 각 캐비티에 의하여 노출된 절연기판 또는 층간 절연층의 표면상에 형성된 회로에 제공되는 것을 특징으로 하는 방법.
  30. 제29항에 있어서, 캐비티가 쓰루-호울이며, 냉각용 방열기가 각 쓰루-호울의 개구부중의 하나와 밀착하여 제공되는 것을 특징으로 하는 방법.
  31. 제30항에 있어서, 반도체 칩을 탑재하기 위한 지지부 및 상기 지지부 보다 작은 두께를 갖는 가장자리부를 갖는 냉각용 방열기를 사용하고, 층간 절연층 또는 절연 기판의 가장 바깥의 하나에 있는 상기 냉각용 방열기의 지지부와 실질적으로 동일한 크기의 개구부를 형성하고, 상기 개구부에 냉각용 방열기의 지지부를 고정시키고, B-단계 층간 절연층과, 절연 기판상에 형성된 회로를 갖는 절연 회로판을 겹치게 위치시키고, 이들을 입력하에 가열하여 적층 일체화하고, 둘 이상의 회로층 사이를 전기적 접속하기 위하여 바이어 호울을 형성하는 것을 특징으로 하는 방법.
  32. 제19항에 있어서, 접착력을 증가시키기 위한 울퉁불퉁함이 절연층에 결합될 냉각용 방열기의 가장자리부의 한 면 이상에 제공되는 것을 특징으로 하는 방법.
  33. 제16항에 있어서, 다른 배선판과 전기적 접속하기 위한 단자부가 한 면상에 제공되며, 반도체 칩을 탑재하기 위한 개구부가 동일한 면에 형성되거나 반대면에 형성되는 것을 특징으로 하는 방법.
  34. 제23항에 있어서, 다른 배선판으로 전기적 접속하기 위한 단자부가 핀인 것을 특징으로 하는 방법.
  35. 제23항에 있어서, 솔더 볼에 의하여 전기적 접속하기 위한 랜드부가 다른 배선판으로 전기적 접속하기 위한 단자부로서 제공되는 것을 특징으로 하는 방법.
  36. 제9항에 있어서, 적층 성형 온도가 165-200℃인 것을 특징으로 하는 방법.
  37. 제9항에 있어서, 바이어 호울이 통과하는 절연 기판 또는 층간 절연층의 하나 이상의 하기식(1)로 표시되는 폴리이미드 40∼70중량%, 비스말레이미드-디아민 반응 생성물 15∼45중량% 및 에폭시 수지 15∼45중량%로 이루어진 것을 특징으로 하는 방법.[식중 Ar은 하기식 (2) 또는 (3)으로 표시되는 기이고, 식(2)의 기는 10∼98몰%의 양을 함유하며, 식(3)의 기는 90∼5몰%의 양을 함유한다:
    [식중, Z은 -C(=O)-, -SO2-, -O-, -S-, -(CH2)m-, -NH-C(=O)-, -C(CH3)2-, -C(=O)-O- 또는 결합을 나타내고; n 및 m은 각기 1이상의 정수이며; Z들은 서로 동일하거나 상이 할 수 있으며, 각 벤젠환에 있는 수소는 적당한 치환기롤 치환될 수 있고, R1, R2, R3및 R4는 독립적으로 수소, C1∼4알킬기 또는 알콕시기를 나타내며, 그들중 둘 이상이 알킬기 또는 알콕시기이고; X는 -CH2-, -C(CH3)2-, -O-, -SO2-, -C(=O)- 또는 -NH-(=O)-를 나타낸다.]
  38. 제16항에 있어서, 후에 탑재될 반도체 칩을 하우징하기 위한 캐비티를 작성하도록 고안된 개구바가 하나 이상의 층간 절연층 또는 절연 기판에 형성되고, 구조의 구성원을 압력하에 가열하여 적층 일체화하여 경판(鏡板)/보호필름/절연 기판상에 형성된 회로를 갖는 절연 회로판 및 B-단계 층간 절연층의 조합/쿠션재료/캐비티와 동일한 크기의 개구부를 갖는 성형품/경판의 적층 구조가 제공되는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739476A (en) * 1994-10-05 1998-04-14 Namgung; Chung Multilayer printed circuit board laminated with unreinforced resin
CN1094717C (zh) 1995-11-16 2002-11-20 松下电器产业株式会社 印刷电路板的安装体
US6667560B2 (en) 1996-05-29 2003-12-23 Texas Instruments Incorporated Board on chip ball grid array
US6160705A (en) * 1997-05-09 2000-12-12 Texas Instruments Incorporated Ball grid array package and method using enhanced power and ground distribution circuitry
US6300575B1 (en) * 1997-08-25 2001-10-09 International Business Machines Corporation Conductor interconnect with dendrites through film
TW463336B (en) * 1997-11-19 2001-11-11 Matsushita Electric Ind Co Ltd Method for planarizing circuit board and method for manufacturing semiconductor device
US6281446B1 (en) * 1998-02-16 2001-08-28 Matsushita Electric Industrial Co., Ltd. Multi-layered circuit board and method of manufacturing the same
US6451624B1 (en) 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
US6329713B1 (en) * 1998-10-21 2001-12-11 International Business Machines Corporation Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate
US6400570B2 (en) 1999-09-10 2002-06-04 Lockheed Martin Corporation Plated through-holes for signal interconnections in an electronic component assembly
US6306685B1 (en) * 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby
US6413135B1 (en) * 2000-02-29 2002-07-02 Micron Technology, Inc. Spacer fabrication for flat panel displays
JP3292723B2 (ja) * 2000-05-26 2002-06-17 アルス電子株式会社 半導体パッケージ及びその製造方法
US6790760B1 (en) 2000-07-21 2004-09-14 Agere Systems Inc. Method of manufacturing an integrated circuit package
US6465882B1 (en) 2000-07-21 2002-10-15 Agere Systems Guardian Corp. Integrated circuit package having partially exposed conductive layer
US6391211B1 (en) * 2000-09-06 2002-05-21 Visteon Global Technologies, Inc. Method for making an electrical circuit board
TW532050B (en) * 2000-11-09 2003-05-11 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
JP2002314031A (ja) * 2001-04-13 2002-10-25 Fujitsu Ltd マルチチップモジュール
JP2003078220A (ja) * 2001-06-18 2003-03-14 Canon Inc 樹脂成形基板
KR100671541B1 (ko) * 2001-06-21 2007-01-18 (주)글로벌써키트 함침 인쇄회로기판 제조방법
US7176055B2 (en) * 2001-11-02 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
US6611052B2 (en) 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
CN1324697C (zh) * 2002-01-28 2007-07-04 威盛电子股份有限公司 半导体构装基板
US7029529B2 (en) 2002-09-19 2006-04-18 Applied Materials, Inc. Method and apparatus for metallization of large area substrates
JP4401096B2 (ja) * 2003-03-26 2010-01-20 Ｄｏｗａホールディングス株式会社 回路基板の製造方法
US7741566B2 (en) * 2003-05-07 2010-06-22 Merix Corporation Microelectronic substrates with thermally conductive pathways and methods of making same
US7042098B2 (en) * 2003-07-07 2006-05-09 Freescale Semiconductor,Inc Bonding pad for a packaged integrated circuit
JP2005317861A (ja) * 2004-04-30 2005-11-10 Toshiba Corp 半導体装置およびその製造方法
US7852635B1 (en) * 2004-05-25 2010-12-14 Lineage Power Corporation Multi-connection via
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
TWI269423B (en) * 2005-02-02 2006-12-21 Phoenix Prec Technology Corp Substrate assembly with direct electrical connection as a semiconductor package
JP2006245076A (ja) * 2005-03-01 2006-09-14 Matsushita Electric Ind Co Ltd 半導体装置
KR100633850B1 (ko) * 2005-09-22 2006-10-16 삼성전기주식회사 캐비티가 형성된 기판 제조 방법
JP4811015B2 (ja) * 2005-12-21 2011-11-09 イビデン株式会社 プリント配線板の製造方法
JP5230997B2 (ja) * 2007-11-26 2013-07-10 新光電気工業株式会社 半導体装置
WO2009141927A1 (ja) * 2008-05-23 2009-11-26 イビデン株式会社 プリント配線板及びその製造方法
US7986048B2 (en) 2009-02-18 2011-07-26 Stats Chippac Ltd. Package-on-package system with through vias and method of manufacture thereof
TW201115652A (en) * 2009-10-16 2011-05-01 Solapoint Corp Package structure of photodiode and forming method thereof
TWI465159B (zh) * 2010-09-16 2014-12-11 Unimicron Technology Corp 具階梯式開口之封裝基板
DE102011117700A1 (de) * 2011-11-04 2013-05-08 Berchtold Holding Gmbh Handgriff
US8779694B1 (en) * 2011-12-08 2014-07-15 Automated Assembly Corporation LEDs on flexible substrate arrangement
TWI498055B (zh) * 2012-04-17 2015-08-21 Adv Flexible Circuits Co Ltd The conductive through hole structure of the circuit board
US9161461B2 (en) * 2012-06-14 2015-10-13 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structure with stepped holes
US9829915B2 (en) * 2014-06-18 2017-11-28 Intel Corporation Modular printed circuit board
TWI624018B (zh) * 2014-08-04 2018-05-11 恆勁科技股份有限公司 封裝結構及其製法
US9824797B2 (en) 2014-12-19 2017-11-21 General Electric Company Resistive grid elements having a thermosetting polymer
KR102186149B1 (ko) * 2015-03-11 2020-12-03 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
KR102253472B1 (ko) * 2015-03-13 2021-05-18 삼성전기주식회사 인쇄회로기판 및 그 제조방법
FR3059151B1 (fr) * 2016-11-21 2018-12-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit electronique et son procede de fabrication
US10317614B1 (en) 2017-03-14 2019-06-11 Automatad Assembly Corporation SSL lighting apparatus
US10658772B1 (en) * 2017-08-15 2020-05-19 Adtran, Inc. Tiered circuit board for interfacing cables and connectors
JP2019067994A (ja) * 2017-10-04 2019-04-25 トヨタ自動車株式会社 積層基板とその製造方法
US10804188B2 (en) 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
US10655823B1 (en) 2019-02-04 2020-05-19 Automated Assembly Corporation SSL lighting apparatus
JP6901019B1 (ja) * 2020-03-25 2021-07-14 三菱マテリアル株式会社 絶縁回路基板の製造方法
US10995931B1 (en) 2020-08-06 2021-05-04 Automated Assembly Corporation SSL lighting apparatus

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3244795A (en) * 1963-05-31 1966-04-05 Riegel Paper Corp Stacked, laminated printed circuit assemblies
US3654097A (en) * 1969-07-22 1972-04-04 Gen Dynamics Corp Method of making multilayer printed circuits
GB1445591A (en) * 1973-03-24 1976-08-11 Int Computers Ld Mounting integrated circuit elements
US4420364A (en) * 1976-11-02 1983-12-13 Sharp Kabushiki Kaisha High-insulation multi-layer device formed on a metal substrate
US4201616A (en) * 1978-06-23 1980-05-06 International Business Machines Corporation Dimensionally stable laminated printed circuit cores or boards and method of fabricating same
JPS56140688A (en) * 1980-04-02 1981-11-04 Hitachi Ltd Method of manufacturing printed board
JPS57145397A (en) * 1981-03-04 1982-09-08 Hitachi Ltd Method of producing multilayer printed circuit board
JPS6083831A (ja) * 1983-10-14 1985-05-13 三菱電機株式会社 熱伝導性銅張り積層板
US4640010A (en) * 1985-04-29 1987-02-03 Advanced Micro Devices, Inc. Method of making a package utilizing a self-aligning photoexposure process
JP2676112B2 (ja) * 1989-05-01 1997-11-12 イビデン株式会社 電子部品搭載用基板の製造方法
JP3034536B2 (ja) * 1989-07-28 2000-04-17 株式会社日立製作所 液晶表示装置
US5068708A (en) * 1989-10-02 1991-11-26 Advanced Micro Devices, Inc. Ground plane for plastic encapsulated integrated circuit die packages
JPH0833015B2 (ja) * 1990-05-23 1996-03-29 ミサワホーム株式会社 コンクリート製組立型地下室の躯体構造
JPH0466180A (ja) * 1990-07-06 1992-03-02 Hitachi Cable Ltd 廃棄物投棄場
US5103293A (en) * 1990-12-07 1992-04-07 International Business Machines Corporation Electronic circuit packages with tear resistant organic cores
JPH0588560A (ja) * 1991-09-26 1993-04-09 Ricoh Co Ltd 画像形成装置

Also Published As

Publication number Publication date
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EP0678918A3 (en) 1996-04-10
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US5688408A (en) 1997-11-18

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