KR950010054A - 여러가지 전기적 과도 현상으로부터 집적회로를 보호하기 위한 방법 및 시스템 - Google Patents

여러가지 전기적 과도 현상으로부터 집적회로를 보호하기 위한 방법 및 시스템 Download PDF

Info

Publication number
KR950010054A
KR950010054A KR1019940022903A KR19940022903A KR950010054A KR 950010054 A KR950010054 A KR 950010054A KR 1019940022903 A KR1019940022903 A KR 1019940022903A KR 19940022903 A KR19940022903 A KR 19940022903A KR 950010054 A KR950010054 A KR 950010054A
Authority
KR
South Korea
Prior art keywords
circuit board
integrated circuit
high voltage
voltage pulse
board region
Prior art date
Application number
KR1019940022903A
Other languages
English (en)
Other versions
KR100331661B1 (ko
Inventor
듀버리 차바카
Original Assignee
윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 이. 힐러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 이. 힐러
Publication of KR950010054A publication Critical patent/KR950010054A/ko
Application granted granted Critical
Publication of KR100331661B1 publication Critical patent/KR100331661B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H01L2924/13034—Silicon Controlled Rectifier [SCR]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

고전압 펄스 보호 디바이스(10)은 집적회로(28 및 30)을 보호한다. 집적회로(28 및 30)은 집적회로 기판 영역(64)와 결합된다. 고전압 펄스 보호 디바이스(10)은 집적회로 기판 영역(64)로부터 분리되는 보호 회로 기판 영역(74)를 포함한다. 주 보호 회로(40 및 42)는 보호 회로 기판 영역(74)와 결합되어, 고전압 펄스를 수신하고 이를 최소한 1개 이상의 접속부를 통해 소산시키기 위해 집적회로(28 및 30)과의 최소한 1개 이상의 접속부(22)를 포함한다. 이는 고전압 펄스로부터 집적회로(28 및 30)을 보호한다.

Description

여러가지 전기적 과도 현상으로부터 집적회로를 보호하기 위한 방법 및 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 개념도.
제2도는 본 발명의 한 실시예의 전기적 개략도.
제3도는 제2도의 실시예의 가능한 기판 구성을 개념적으로 도시한 도면

Claims (20)

  1. 고전압 펄스로부터 집적회로를 보호하기 위한 고전압 펄스 보호 장치에 있어서, 상기 집적회로와 결합된 집적회로 기판 영역; 상기 집적회로 기판 영역과 공통으로 접지에 접속되는 반면에 상기 집적회로 기판 영역으로 부터 분리되는 보호 회로 기판 영역; 및 고전압 펄스로부터 집적회로를 보호하기 위해서, 고전압 펄스를 수신하고 이 고전압 펄스를 최소한 1개 이상의 접속부를 통해 그리고 상기 보호 기판 영역을 통해 공통 접지로 소산시키도록 상기 집적회로와의 최소한 1개 이상의 접속부를 갖고 있으며 상기 보호 회로 기판 영역과 결합된 주 보호 회로를 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치.
  2. 제1항에 있어서, 상기 집적회로 기판 영역이 직접회로 칩을 포함하고 상기 보호 회로 기판 영역이 보호 회로칩을 포함하며, 상기 집적회로 칩 및 상기 보호회로 칩이 분리되어 별개인 것을 특징으로 하는 고전압 펄스 보호 장치.
  3. 제1항에 있어서, 상기 집적회로 기판 영역 및 상기 보호 회로 기판 영역이 단일 칩의 분리 및 별개의 영역들을 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치.
  4. 제1항에 있어서, 상기 주 보호 회로는 고전압 펄스를 수신하여 이를 상기 보호 회로 기판 영역을 통해 접지로 소산시키기 위한 반도체 정류기를 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치.
  5. 제1항에 있어서, 상기 주 보호 회로는 관련된 부스터 회로를 갖고 있으며, 고전압 펄스를 수신하여 이를 상기 보호 회로 기판 영역으로 소산시키기 위한 반도체 정류기를 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치.
  6. 제1항에 있어서, 상기 주 보호 회로는 고전압 펄스를 수신하여 이를 상기 보호 회로 기판 영역을 통해 접지로 소산시키기 위한 게이트 결합 MOSFET를 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치.
  7. 제1항에 있어서, 상기 집적회로 기판 영역이 집적회로 칩을 포함하고 상기 보호 회로 기판 영역은 보호 회로 칩을 포함하며, 보호된 다중-칩 모듈을 형성하기 위해 상기 보호 회로 칩에 접속하기 위한 다수의 상기 집적회로 칩들을 더 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치.
  8. 고전압 펄스로부터 집적회로를 보호하기 위한 방법에 있어서, 집적회로 기판 영역과 상기 집적회로를 결합시키는 단계; 상기 집적회로 기판 영역을 보호 기판 영역과 함께 공통으로 접지에 접속시키는 반면에 상기 집적회로 기판 영역으로부터 상기 보호 회로 기판 영역을 분리시키는 단계; 및 상기 집적회로가 주 보호 회로와 최소한 1개 이상의 접속부를 갖도록 상기 주 보호 회로를 상기 보호회로 기판 영역과 결합시켜, 상기 최소한 1개 이상의 접속부 및 상기 보호 회로 기판 영역을 통해 고전압 펄스를 상기 공통 접지로 소산시키므로써 상기 고전압 펄스로 부터 집적회로를 보호하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 보호 방법.
  9. 제8항에 있어서, 분리 및 개별 칩들 상에서 상기 집적회로 기판 영역과 상기 보호 회로 기판 영역을 분리시키는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 보호 방법.
  10. 제8항에 있어서, 단일 칩 상의 분리 및 개별 영역들 상에서 상기 집적회로 기판 영역과 상기 보호 회로 기판 영역을 분리시키는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 보호 방법.
  11. 제8항에 있어서, 반도체 정류기 내에서 고전압 펄스를 수신하고 이를 상기 보호 회로 기판 영역을 통해 접지로 소산시키는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 보호 방법.
  12. 제8항에 있어서, 관련된 부스터 회로를 갖고 있는 주 보호 회로 내에서 고전압 펄스를 수신하고 이를 상기 보호 회로 기판 영역을 통해 접지로 소산시키는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 보호 방법.
  13. 제8항에 있어서, 게이트-결합 MOSFET를 갖고 있는 주 보호 회로 내에서 고전압 펄스를 수신하고 이를 상기 보호 회로 기판 영역을 통해 접지로 소산시키는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 보호 방법.
  14. 제8항에 있어서, 상기 집적회로 기판 영역이 집적회로 칩을 포함하고 상기 보호 회로 기판 영역은 보호 회로 칩을 포함하며, 또한 보호되는 다중-칩 모듈을 형성하기 위해 상기 보호 회로 칩에 다수의 상기 집적회로 칩들을 접속시키는 단계들을 더 포함하는 것을 특징으로 하는 집적회로 보호 방법.
  15. 고전압 펄스로부터 집적회로를 보호하기 위해 고전압 펄스 보호 장치를 형성하는 방법에 있어서, 상기 집적회로와 결합된 집적회로 기판 영역을 형성하는 단계; 상기 집적회로 기판 영역과 함께 공통으로 접지에 접속되는 반면에 상기 집적회로 기판 영역으로부터 분리되는 보호 회로 기판 영역을 형성하는 단계; 및 고전압 펄스로부터 집적회로를 보호하기 위해서, 고전압 펄스를 수신하고 이를 최소한 1개 이상의 접속부를 통해 그리고 상기 보호회로 기판 영역을 통해 상기 공통 접지로 소산시키도록 상기 집적회로와 최소한 1개 이상의 접속부를 갖고 있으며 상기 보호 회로 기판 영역과 결합된 주 보호 회로를 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치 형성 방법.
  16. 제15항에 있어서, 상기 집적회로 기판 영역과 상기 보호 회로 기판 영역이 분리되어 서로 구별되도록, 집적회로 칩을 포함하는 상기 집적회로 기판 영역을 형성하고 보호 회로 칩을 포함하는 상기 보호 회로 기판 영역을 형성하는 단계들을 더 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치 형성 방법.
  17. 제15항에 있어서, 상기 집적회로 기판 영역과 상기 보호 회로 기판 영역을 단일 칩의 분리 및 별개의 영역들로 형성하는 단계들을 더 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치 형성 방법.
  18. 제15항에 있어서, 고전압 펄스를 수신하여 이를 상기 보호 회로 기판 영역을 통해 접지로 소산시키기 위해 반도체 정류기를 포함하는 상기 주 보호 회로를 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치 형성 방법.
  19. 제15항에 있어서, 고전압 펄스를 수신하여 이를 상기 보호 회로 기판 영역을 통해 접지로 소산시키기 위해, 주 보호 회로 트리거 전압을 감소시키기 위한 관련부스터 회로를 갖춘 반도체 정류기를 구비하는 상기 주 보호 회로를 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치 형성 방법.
  20. 제15항에 있어서, 고전압 펄스를 수신하여 이를 상기 보호 회로 기판 영역을 통해 접지로 소산시키기 위해, 게이트-결합 MOSFET를 구비하는 상기 주 보호 회로를 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 펄스 보호 장치 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940022903A 1993-09-13 1994-09-12 여러가지전기적과도현상으로부터집적회로를보호하기위한방법및시스템 KR100331661B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/120998 1993-09-13
US08/120,998 US6208493B1 (en) 1993-09-13 1993-09-13 Method and system for protecting integrated circuits against a variety of transients

Publications (2)

Publication Number Publication Date
KR950010054A true KR950010054A (ko) 1995-04-26
KR100331661B1 KR100331661B1 (ko) 2002-08-13

Family

ID=22393827

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940022903A KR100331661B1 (ko) 1993-09-13 1994-09-12 여러가지전기적과도현상으로부터집적회로를보호하기위한방법및시스템

Country Status (5)

Country Link
US (1) US6208493B1 (ko)
EP (1) EP0643422B1 (ko)
JP (1) JPH07211870A (ko)
KR (1) KR100331661B1 (ko)
DE (1) DE69429844T2 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304439B2 (en) * 2001-09-06 2007-12-04 E. Energy Technology Limited Phase-controlled dimmable electronic ballasts for fluorescent lamps with very wide dimming range
US20060098363A1 (en) * 2004-11-09 2006-05-11 Fultec Semiconductors, Inc. Integrated transient blocking unit compatible with very high voltages
US20110035074A1 (en) * 2009-08-05 2011-02-10 Tyco Electronics Corporation Remote controlled power consuming device and module therefore
FR3054344B1 (fr) * 2016-07-25 2018-09-07 Tiempo Circuit integre protege.

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2305484C3 (de) * 1973-02-05 1978-08-24 Siemens Ag, 1000 Berlin Und 8000 Muenchen Erregereinrichtung für eine gleichstromerregte Drehstrom-Lichtmaschine
DE3130324A1 (de) * 1981-07-31 1983-02-17 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Traegerelement fuer einen ic-baustein
JPS6239045A (ja) 1985-08-14 1987-02-20 Oki Electric Ind Co Ltd 半導体集積回路の入力保護回路
JPS62165967A (ja) 1986-01-17 1987-07-22 Sanyo Electric Co Ltd 半導体装置
US4920405A (en) 1986-11-28 1990-04-24 Fuji Electric Co., Ltd. Overcurrent limiting semiconductor device
EP0314465B1 (en) 1987-10-27 1998-05-06 Nec Corporation Semiconductor device with an isolated vertical power MOSFET.
US4939616A (en) * 1988-11-01 1990-07-03 Texas Instruments Incorporated Circuit structure with enhanced electrostatic discharge protection
US5008736A (en) * 1989-11-20 1991-04-16 Motorola, Inc. Thermal protection method for a power device
US5021853A (en) * 1990-04-27 1991-06-04 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
JPH04261061A (ja) * 1990-10-18 1992-09-17 Nissan Motor Co Ltd 入力保護装置
JPH04155868A (ja) * 1990-10-19 1992-05-28 Hitachi Ltd 過電圧自己保護型サイリスタ
US5268588A (en) * 1992-09-30 1993-12-07 Texas Instruments Incorporated Semiconductor structure for electrostatic discharge protection

Also Published As

Publication number Publication date
DE69429844D1 (de) 2002-03-21
US6208493B1 (en) 2001-03-27
DE69429844T2 (de) 2002-08-14
EP0643422A1 (en) 1995-03-15
KR100331661B1 (ko) 2002-08-13
JPH07211870A (ja) 1995-08-11
EP0643422B1 (en) 2002-02-13

Similar Documents

Publication Publication Date Title
US5289334A (en) CMOS on-chip ESD protection circuit and semiconductor structure
KR910005468A (ko) 반도체 집적회로장치
CA2177150A1 (en) Electrostatic discharge protection circuit
KR970705861A (ko) 정전기 보호 회로(electrostatic protection circuit)
JPS6336557A (ja) 相補型ｍｉｓ集積回路
US6043539A (en) Electro-static discharge protection of CMOS integrated circuits
US6624999B1 (en) Electrostatic discharge protection using inductors
JP2007180578A (ja) 多チップモジュール用ｅｓｄ回路を含む集積回路及びその方法
US5563757A (en) Low leakage ESD network for protecting semiconductor devices and method of construction
TW345733B (en) Integrated semiconductor circuit
EP1825513A2 (en) Electrostatic discharge protected device
KR970008550A (ko) 정전 파괴 보호 회로를 구비한 반도체 디바이스
KR960030398A (ko) Esd 보호 회로를 갖는 반도체장치
KR950010054A (ko) 여러가지 전기적 과도 현상으로부터 집적회로를 보호하기 위한 방법 및 시스템
US5579200A (en) Electrostatic discharge protection for metal-oxide-silicon feedback elements between pins
KR100874795B1 (ko) 고주파용 전력 트랜지스터 장치 및 이를 위한 커패시터구조물
EP0540926B1 (en) Protection circuit on a lead of a power device
JP2005259914A (ja) 半導体回路装置及びマルチ・チップ・パッケージ
JPS628037B2 (ko)
KR960009159A (ko) 반도체 장치
TW364212B (en) A protection circuit for semiconductor device
JPS57190359A (en) Protecting device for semiconductor
JP2022535500A (ja) 集積型マルチデバイスチップおよびパッケージ
KR100518593B1 (ko) 다수개의 전원들을 사용하는 시스템-인-패키지(ｓｉｐ)에내장되는 정전기 방지 회로
KR100188127B1 (ko) 습기 방지를 위한 반도체 패키지의 패드

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080117

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee