JPH04261061A

JPH04261061A - 入力保護装置

Info

Publication number: JPH04261061A
Application number: JP2280480A
Authority: JP
Inventors: Yutaka Tajima; 豊田島; Koichi Murakami; 浩一村上; Toshiaki Shinohara; 俊朗篠原
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1990-10-18
Filing date: 1990-10-18
Publication date: 1992-09-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、入力保護装置に係り、特に内部回路が静電
破壊されることを防止する保護装置に関する。

〔従来技術〕

従来の入力保護装置としては、例えば第６図および第７
図に示したようなものがある。第６図は、半導体基板上
に形成された従来の入力保護装置の断面構造を示した図
である。また、第７図は、第６図に示した入力保護装置
の回路構成を示した図である。

まず、第６図に基づいて構造を説明する。

同図において、１００はＮ形半導体基板である。

このＮ形半導体基板１００の一部に、Ｐ形不純物を拡散
させてＰ形ウェル領域１０１を形成する。

また、Ｎ形半導体基板１００中に、Ｎ形不純物を拡散さ
せてＮ形高濃度拡散領域１３２を形成し、さらにＰ形不
純物を拡散させてＰ形高濃度拡散領域１１４を形成する
。

同様に、Ｐ形ウェル領域１０１中に、Ｎ形不純物を拡散
させてＮ形高濃度拡散領域１３０を形成し、さらにＰ形
不純物を拡散させてＰ形高濃度拡散領域１１２を形成す
る。

また、Ｎ形半導体基板１００とＰ形ウェル領域１０１上
には、Ｎ形半導体基板１００とＰ形ウェル領域１０１の
表面を酸化させて形成したフィールド絶縁膜１５０が設
けられている。そのフィールド絶縁膜１５０上には、Ｐ
ＳＧ〈リンシリケートガラス〉等をデポジションして形
成した層間絶縁膜１６０が設けられている。

そして、層間絶縁膜１６０上には、コンタクト孔を通し
てＰ形高濃度拡散領域１１２、１１４およびＮ形高濃度
拡散領域１３０、１３２の夫々に接続された配線１７０
、１７１、１７２、１７３が形成されている。

なお、Ｎ形高濃度拡散領域１３２は、配線１７１を介し
て電源端子ＶＤＤに接続され、Ｐ形高濃度拡散領域１２
２は、配線１７２を介してグランド端子ＧＮＤに接続さ
れている。

また、Ｐ形高濃度拡散領域１１４は、配線１７３を介し
て入力端子に接続される。そして、Ｐ形高濃度拡散領域
１１４とＮ形高濃度拡散領域１３０は、内部回路（図示
せず）への信号線である配線１７０によって電気的に接
続される。

次に、第６図および第７図に基づいて回路構成を説明す
る。

Ｐ形高濃度拡散領域１１４は、入力端子と内部回路との
間に接続される入力保護抵抗２０１となる。

また、Ｐ形高濃度拡散領域１１４−Ｎ形半導体基板１０
０間のＰＮ接合が、電源端子ＶＤＤと配線１７０との間
に接続されるプルアップダイオード２０２を構成する。

Ｎ形高濃度拡散領域１３０−Ｐ形ウェル領域１０１間の
ＰＮ接合は、グランド端子ＧＮＤと配線１７０との間に
接続されるプルダウンダイオード２０３を構成する。

さらに、Ｎ形高濃度拡散領域１３０をエミッタ領域とし
、Ｐ形ウェル領域１０１をベース領域、Ｎ形半導体基板
１００をコレクタ領域とするバーチカル型のＮＰＮトラ
ンジスタ２０４が寄生的に構成される。

なお、Ｎ形半導体基板１００−Ｐ形ウェル領域１０１間
のＰＮ接合が、電源端子ＶＤＤとグランド端子ＧＮＤと
の間に接続されたダイオード２０５を構成している。そ
して、Ｎ形半導体基板１００−Ｐ形ウェル領域１０１間
の接合容量が、電源端子ＶＤＤとグランド端子ＧＨＤと
の間に接続された容量２０６を構成している。

次に、第７図に基づいて動作を説明する。

入力保護装置に印加される静電サージ（以下、これを単
にサージと記す）には、以下に示すような４つの場合が
あり、それぞれの場合に対する保護動作を示す。

（Ａ１）入力端子−電源端子ＶＤＤ間にサージが印加さ
れた場合１）電源端子ＶＤＤに対して入力端子が正となる場合：
サージ電流は、入力端子から入力保護抵抗２０１および
プルアップダイオード２０２を介して電源端子ＶＤＤへ
流れる。

２）電源端子ＶＤＤに対して入力端子が負となる場合：
サージ電圧がプルアップダイオード２０２の降伏電圧を
越えると、プルアップダイオード２０２がブレイクダウ
ンして、サージ電流は、電源端子ＶＤＤからプルアップ
ダイオード２０２および入力保護抵抗２０１を介して入
力端子へ流れる。

また、立下がりが急俊なサージの場合には、プルダウン
ダイオード２０３および入力保護抵抗２０１を介して容
量２０６に充電電流が流れると共に、寄生ＮＰＮトラン
ジスタ２０４がターンオンする。このため、サージ電流
は、電源端子ＶＤＤから寄生ＮＰＮトランジスタ２０４
および入力保護抵抗２０１を介して入力端子へ流れる。

（Ａ２）入力端子−グランド端子ＧＮＤ間にサージが印
加される場合１）グランド端子ＧＮＤに対して入力端子が正となる場
合：サージ電圧がプルダウンダイオード２０３の降伏電
圧を越えると、プルダウンダイオード２０３がブレイク
ダウンして、サージ電流は、入力端子から入力保護抵抗
２０１およびプルダウンダイオード２０３を介してグラ
ンド端子ＧＮＤへ流れる。

２）グランド端子ＧＮＤに対して入力端子が負となる場
合：サージ電流は、グランド端子ＧＮＤからプルダウン
ダイオード２０３および入力保護抵抗２０１を介して入
力端子へ流れる。

〔発明が解決しようとする課題〕

一般にダイオードは、順方向に電流を流す場合よりも逆
方向に電流を流す場合のほうが破壊されやすい。これは
、ＰＮ接合部にサージパワ（サージ電流＊ＰＮ接合耐圧
）が集中するためである。

よって、問題となるのはプルアップ・プルダウンダイオ
ード２０２、２０３の逆方向にサージ電流を流す場合、
つまり上記の（Ａ１）−２）と（Ａ２）−１）の場合で
ある。

前記のごとき従来の入力保護装置にあつては、入力端子
−電源端子ＶＤＤ間に寄生ＮＰＮトランジスタ２０４が
寄生的に形成されていたのに対して、入力端子−グラン
ド端子ＧＮＤ間には、寄生ＮＰＮトランジスタ２０４に
対応するようなトランジスタがなかった。

つまり、入力端子−電源端子ＶＤＤ間には、プルアップ
ダイオード２０２の一部を構成しているＰ形高濃度拡散
領域１１４と、寄生ＮＰＮトランジスタ２０４の一部を
構成しているＮ形高濃度拡散領域１３０の２つからサー
ジ電流の経路が形成されている。

これに対して、入力端子−グランド端子ＧＮＤ間には、
プルダウンダイオード２０３の一部を構成しているＮ形
高濃度拡散領域１３０の１つだけからサージ電流の経路
が形成されている。

したがって、入力端子−グランド端子ＧＮＤ間のサージ
に対する耐久性（以下これをサージ耐量と記す）が、入
力端子−電源端子ＶＤＤ間のサージ耐量よりも低く、バ
ランスが悪いという問題点があった。

この発明は、上記の問題点に鑑みてなされたもので、半
導体基板中に絶縁物によって半導体基板と誘電体分離さ
れた半導体領域（ＳＯＩ薄膜領域）を形成し、該ＳＯＩ
薄膜領域中に保護用のトランジスタを形成してサージ電
流の電流経路を設けることによって、入力保護装置全体
のサージ耐量を大きくすることを目的としている。

〔問題を解決するための手段〕

この発明は、上記のごとき目的を達成するためになされ
たもので、半導体基板上に形成されたＣＭＯＳ構成の半
導体装置へ信号を伝達する信号線と半導体基板外からの
信号が入力される入力端子との間に直列に接続された入
力保護抵抗と、アノードを信号線へ接続し、カソードを
電源端子へ接続したプルアップダイオードと、アノード
をグランド端子へ接続し、カソードを信号線へ接続した
プルダウンダイオードと、ベースをグランド端子へ接続
し、エミッタを信号線へ接続し、コレクタを電源端子へ
接続したＮＰＮトランジスタと、ベースを電源端子へ接
続し、エミッタを信号線へ接続し、コレクタをグランド
端子へ接続したＰＮＰトランジスタとを具備し、ＮＰＮ
トランジスタ又はＰＮＰトランジスタの少なくともどち
らか一方を、半導体基板と絶縁物によって誘電体分離さ
れた半導体領域内に設けた構成の入力保護装置とする。

〔作用〕

半導体基板と誘電体分離された半導体領域内に、電流容
量の大きな保護用のトランジスタを形成して、信号線と
電源端子との間にＮＰＮトランジスタを接続し、信号線
とグランド端子との間にＰＮＰトランジスタを接続させ
たことによって、入力端子−電源端子間および入力端子
−グランド端子間にサージ電流の電流経路を形成して、
入力端子−電源端子間および入力端子−グランド端子間
のサージ耐量のバランスを改善し、入力保護装置全体の
サージ耐量を大きくした。

〔実施例〕

以下、具体的な実施例に基づいて説明する。

第１図〜第３図は、この発明の実施例を示す図である。

第１図は、第１の実施例における入力保護装置の断面構
成を示した図である。また、第２図は、第１の実施例に
おける入力保護装置の配線のパターンレイアウトを示し
た図である。そして、第３図は、第１の実施例における
入力保護装置の回路構成を示した図である。

まず、この第１図および第２図に基づいて構成を説明す
ると、１００はＮ形半導体基板である。このＮ形半導体
基板１００には、絶縁層１０３を介してＮ形領域１０４
およびＰ形領域１０５が形成されている。そして、Ｎ形
領域１０４とＰ形領域１０５は、絶縁領域１９０によっ
て誘電体分離される。

Ｎ形領域１０４の中に、Ｐ形不純物を拡散させてＰ形高
濃度拡散領域１１０を形成し、さらにＰ形高濃度拡散領
域１１０の周囲にＰ形不純物を拡散させてＰ形高濃度拡
散領域１１１を形成する。

同様に、Ｐ形領域１０５の中に、Ｎ形不純物を拡散させ
てＮ形高濃度拡散領域１３０を形成し、さらにＮ形高濃
度拡散領域１３０の周囲にＮ形不純物を拡散させてＮ形
高濃度拡散領域１３１を形成する。

また、Ｎ形領域１０４とＰ形領域１０５上には、Ｎ形領
域１０４とＰ形領域１０５の表面を酸化させて形成した
フィールド酸化膜と１５０ＰＳＧ（リンシレケートガラ
ス）等をデポジションして形成した層間絶縁膜１６０と
が設けられている。

層間絶縁膜１６０上には、コンタクト孔を通してＰ形高
濃度拡散領域１１０およびＮ形高濃度拡散領域１３０と
接続された配線１７０と、コンタクト孔を通してＮ形高
濃度拡散領域１３１と接続された配線１７１と、コンタ
クト孔を通してＰ形高濃度拡散領域１１１と接続された
配線１７２とが形成されている。

なお、配線１７０は内部回路（図示せず）への信号線で
あり、その一方が入力保護抵抗２０１を介して入力端子
に接続されている。そして、配線１７１は電源端子ＶＤ
Ｄに接続され、配線１７２はグランド端子ＧＮＤに接続
されている。

このため、Ｎ形領域１０４中には、Ｐ形高濃度拡散領域
１１０がエミッタ領域、Ｐ形高濃度拡散領域１１１がコ
レクタ領域、Ｎ形領域１０４がベース領域となるラテラ
ル型ＰＮＰトランジスタが形成される。

そして、Ｐ形高濃度拡散領域１１０がアノード、Ｎ形領
域、１０４がカソードとなるプルアップダイオード２０
２も同時に形成される。

同様にＰ形領域１０５中には、Ｎ形高濃度拡散領域１３
０がエミッタ領域、Ｎ形高濃度拡散領域１３１がコレク
タ領域、Ｐ形領域１０５ベース領域となるラテラル型Ｐ
ＮＰトランジスタが形成される。そして、Ｎ形高濃度拡
散領域１３０がアノード、Ｐ形領域１０５がカソードと
なるプルアップダイオード２０３も同時に形成される。

また、第１図には示さなかったが、Ｎ形領域１０４中に
はＮ形高濃度拡散領域が形成され、Ｎ形領域１０４はそ
のＮ形高濃度拡散領域を介して配線１７１に接続される。同様に
、Ｐ形領域１０５中にはＰ形高濃度拡散領域が形成され
、Ｐ形領域１０５はそのＰ形高濃度拡散領域を介して配
線１７２に接続される。

なお、第１図中において、Ｐ形高濃度拡散領域１１０、
１１１およびＮ形高濃度拡散領域１３０、１３１は、絶
縁層１０３と分離しているように図示してあるが、Ｐ形
高濃度拡散領域１１０、１１１およびＮ形高濃度拡散領
域１３０、１３１が、絶縁層１０３と接するように形成
してもよい。

上記のごとくＰ形高濃度拡散領域１１０、１１１および
Ｎ形高濃度拡散領域１３１、１３２を深く形成すると、
トランジスタ３０１、３０２の電流増幅率を大きくする
ことができ、サージ耐量を向上させられる。しかしこの
場合、Ｐ形高濃度拡散領域１１０およびＮ形高濃度拡散
領域１３０に高電圧が印加されるために、絶縁層１０３
の厚さを充分に厚くして絶縁破壊が発生しないようにす
る必要がある。

入力端子より入力された信号は、入力保護抵抗２０１と
配線１７０を介してＮ形半導体基板１００上の他の部分
に形成されている内部回路（図示せず）へ伝達される。

そして、第１図および第２図中に示さなかったが、入力
保護抵抗２０１も、入力保護装置を形成したＮ形半導体
基板１００上の他の部分に形成されている。

次に、第１の実施例の回路構成を第３図に基づいて説明
する。

まず、ＮＰＮトランジスタ３０１は、エミッタ領域が配
線１７０に接続され、コレクタ領域が配線１７１を介し
て電源端子ＶＤＤに接続され、ベース領域が配線１７２
を介してグランド端子ＧＮＤに接続されている。そして
、ＰＮＰトランジスタ３０２は、エミッタ領域が配線１
７０に接続され、コレクタ領域が配線１７２を介してグ
ランド端子ＧＮＤに接続され、ベース領域が配線１７１
を介して電源端子ＶＤＤに接続されている。

プルアップダイオード２０２は、カソードが配線１７１
を介して電源端子ＶＤＤに接続され、アノードが配線１
７０を介して入力保護抵抗２０１に接続されている。

そして、プルダウンダイオード２０３は、カソードが配
線１７０を介して入力保護抵抗２０１に接続され、アノ
ードが配線１７２を介してグランド端子ＧＮＤに接続さ
れている。

さらに、電源端子ＶＤＤとグランド端子ＧＮＤの間に容
量２０６が接続されている。この容量２０６は、第１図
および第２図中に図示していないＣＭＯＳ構成の半導体
装置を構成している領域において形成される寄生容量で
ある。

次に、第３図に示した回路図に基づいて動作を説明する
。

入力保護装置に印加されるサージには、前記のごとく４
つの場合があり、それぞれの場合に対する保護動作を示
す。

（Ｂ１）入力端子−電源端子ＶＤＤ間にサージが印加さ
れた場合１）電源端子ＶＤＤに対して入力端子が正となる場合：
サージ電流は、入力端子から入力保護抵抗２０１および
プルアップダイオード２０２を介して電源端子ＶＤＤへ
流れる。

更に、立下がりが急俊なサージの場合には、プルダウン
ダイオード２０３および入力保護抵抗２０１を介して容
量２０６に充電電流が流れると共に、寄生ＮＰＮトラン
ジスタ２０４がターンオンする。このため、サージ電流
は、電源端子ＶＤＤから寄生ＮＰＮトランジスタ２０４
および入力保護抵抗２０１を介して入力端子へ流れる。

（Ｂ２）入力端子−グランド端子ＧＮＤ間にサージが印
加される場合：１）グランド端子ＧＮＤに対して入力端子が正となる場
合：サージ電圧がプルダウンダイオード２０３の降伏電
圧を越えると、プルダウンダイオード２０３がブレイク
ダウンして、サージ電流は、入力端子から入力保護抵抗
２０１およびプルダウンダイオード２０３を介してグラ
ンド端子ＧＮＤへ流れる。更に、立上がりが急峻なサー
ジの場合には、プルアップダイオード２０２および入力
保護抵抗２０１を介して容量２０６に充電電流が流れる
と共に、ＰＮＰトランジスタ板３０２がターンオンする
。このため、サージ電流は入力端子から入力保護抵抗２
０１およびＰＮＰトランジスタ３０２を介してグランド
端子へ流れる。

一般に、第１図に示したごとく、Ｎ形半導体基板１００
絶縁層１０３上に形成された薄い半導体領域、所謂薄膜
半導体領域に形成されたラテラル型バイポーラトランジ
スタの電流増幅率が、高いことが知られている。このた
め、上記（Ｂ１）−２），（Ｂ２）−１）のような場合
、トランジスタ３０１、３０２によつて従来の入力保護
装置よりもサージ電流を流すことが可能となって、サー
ジ耐量が高くなる。

次に、第２の実施例を第４図に示す。この第２の実施例
は、ＮＰＮトランジスタ３０１の構造のみが第１の実施
例と相違しており、回路構成としては、第３図に示した
ものと同一である。

同図に示したように、Ｎ形半導体基板１００中に形成さ
れたＰ形ウェル領域１０２と、そのＰ形ウェル領域１０
２中に形成されたＮ形高濃度拡散領域１３０とのＰＮ接
合でプルダウンダイオード２０３が形成させる。さらに
、Ｎ形半導体基板１００コレクタ領域とし、Ｐ形ウェル
領域１０２をベース領域とし、Ｎ形高濃度拡散領域１３
０をエミッタ領域とするバーチカル型の保護用ＮＰＮト
ランジスタ３０１が寄生的に形成される。

なお、Ｎ形高濃度拡散領域１３０は、配線１７０に接続
され、Ｐ形ウェル領域１０２は、Ｐ形高濃度拡散領域１
１２・配線１７２を介してグランド端子ＧＮＤに接続さ
れている。

第２の実施例の回路構成は、第１の実施例と同一である
ために、サージが印加された場合の保護動作も同一であ
る。よって、第２の実施例の動作の説明は省略する。

次に、第３の実施例を第５図に示す。第５図は、第３の
実施例の断面構造を示す図であって、第１の実施例とは
、ＰＮＰトランジスタ３０２およびＰＮＰトランジスタ
３０２を形成する半導体領域であるＳＯＩ薄膜領域の構
造が異なつている。

まず、ＳＯＩ薄膜領域の構造を第５図に基づいて説明す
る。

第５図において、１００はＮ形半導体基板であって、５
０１はＮ形領域であり、５０２はＰ形領域である。そし
て、Ｎ形およびＰ形領域５０１、５０２は、それぞれ酸
化膜５４０、５４１および埋込み型絶縁物領域５３１、
５３２、５３３、５３４によって、Ｎ形半導体規範１０
０と誘電体分離されている。

Ｎ形領域５０１中には、Ｐ形高濃度拡散領域５１０、５
１１が形成されている。そして、Ｐ形高濃度拡散領域５
１０は、配線１７０に接続されている。また、Ｐ形高濃
度拡散領域５１１は、配線１７２を介してグランド端子
ＧＮＤへ接続されている。

また、Ｐ形領域５０２中には、Ｎ形高濃度拡散領域５２
０、５２１が形成されている。そして、Ｐ形高濃度拡散
領域５２０は、配線１７０へ接続されている。

また、Ｎ形高濃度拡散領域５２１は、配線１７１を介し
て電源端子ＶＤＤへ接続されている。

Ｎ形半導体基板１００はシリコン基板であって、Ｐ形お
よびＮ形領域５０１、５０２を形成したＮ形半導体基板
１００の面はシリコン結晶における｛１００｝面である
。また、Ｐ形およびＮ形領域５０１、５０２の底部は、
｛１１１｝面に形成されている。

次に、第３実施例の製造方法を説明する。

まず、Ｎ形半導体基板１００中に、Ｐ形およびＮ形領域
５０１、５０２を形成しようとする部分を挟むように溝
を形成する。このとき溝は、Ｎ形半導体基板１００の｛
１００｝面からＲＩＥ（リアクティブ・イオン・エッチ
ング）などの等方性エッチングを用いて形成する。

次いで、上記溝を例えば水酸化カリウム（ＫＯＨ）溶液
などのアルカリ系異方性エッチング溶液を用いて異方性
エッチングを行う。その結果、Ｎ形半導体基板１００の
｛１００｝面および｛１１０｝面が選択的にエッチング
されて、第５図中に示した埋込み型絶縁物領域５３１、
５３２、５３３、５３４のごとき菱形状の｛１１１｝面
で囲まれたエッチング孔が形成される。

そして、上記エッチング孔表面を酸化させることによっ
て、酸化膜５４０、５４１を形成する。さらに、上記エ
ッチング孔内を絶縁物で満たすことにより、埋込み型絶
縁物領域５３１、５３２、５３３、５３４を形成する。

よって、Ｎ形半導体基板１００と完全に誘電体分離され
た、ＳＯＩ薄膜領域が形成される。

次いで、導電型がＮ形であるＳＯＩ薄膜領域は、そのま
まＮ形領域５０１として用いられ、Ｎ形領域５０１中に
、通常のＣＭＯＳプロセスによってＰ形高濃度拡散領域
５１０、５１１が形成される。

また、ＳＯＩ薄膜領域中に、Ｐ形不純物を拡散させてＰ
形領域５０２を形成し、Ｐ形領域５０２中に、通常のＣ
ＭＯＳプロセスによってＮ形高濃度拡散領域５２０、５
２１が形成される。

したがって、ＳＯＩ薄膜領域であるＮ形領域５０１内に
、Ｎ形領域５０１をベース領域とし、Ｐ形高濃度拡散領
域５１０をエミッタ領域とし、Ｐ形高濃度拡散領域５１
１をコレクタ領域とするラテラル型の保護用ＰＮＰトラ
ンジスタ３０２が形成される。

さらに、Ｐ形高濃度拡散領域５１０をアノードとし、Ｎ
形領域５０１をカソードとするプルアップダイオード２
０２が形成される。

同様に、ＳＯＩ薄膜領域であるＰ形領域５０２内に、Ｐ
形領域５０２をベース領域とし、Ｎ形高濃度拡散領域５
２０をエミッタ領域とし、Ｎ形高濃度拡散領域５２１を
コレクタ領域とするラテラル型の保護用ＮＰＮトランジ
スタ３０１が形成される。

さらに、Ｎ形高濃度拡散領域５２０をカソードとし、Ｐ
形領域５０２をアノードとするプルダウンダイオード２
０３が形成される。

第３の実施例の回路構成も、第１の実施例と同一である
ために、サージが印加された場合の保護動作も同一であ
る。よつて、第３実施例の動作の説明も省略する。

第３実施例に示したＳＯＩ薄膜領域は、従来知られてい
るＳＯＩ薄膜領域形成法で形成したものよりも、大きく
かつ深く形成することが可能である。このため、ＳＯＩ
薄膜領域の熱容量を大きくすることができ、サージに対
する破壊耐量を向上させることができる。

なお、第３の実施例では、保護用ＮＰＮおよびＰＮＰト
ランジスタ３０１、３０２をラテラル型トランジスタと
したが、バーチカル型のトランジスタとしてもよい。

さらに、保護用ＮＰＮトランジスタ３０１をＳＯＩ薄膜
領域であるＰ形領域５０２中に形成するのではなく、第
４図に示した第２実施例のごとく誘電体分離していない
Ｐ形ウェル領域を用いて寄生的に形成させてもよい。

また、上記の説明ではＮ形半導体基板上に形成された入
力保護装置について説明してきたが、全て半導体領域お
よび半導体基板の導電形を反転させても同様の効果が得
られることはいうまでもない。ただし、この場合、電源
端子ＶＤＤとグランド端子ＧＮＤを反転させる。

〔発明の効果〕

以上、具体的な実施例に基づいて説明してきたように、半導体基板と誘電体分離された半導体領域内に保護用の
トランジスタを形成して、信号線と電源端子との間にＮ
ＰＮトランジスタを接続し、信号線とグランド端子との
間にＰＮＰトランジスタを接続させた構成としたために
、入力端子−電源端子間および入力端子−グランド端子
間のサージ電流の電流経路を増やして、入力保護装置の
サージ耐量を上げることができるという効果が得られた
。

【図面の簡単な説明】

第１図は、この発明の実施例を示す断面図、第２図は、
この発明の第１の実施例を示す平面図、第３図は、この発明の第１の実施例を示す回路図、第４図は、この発明の第２の実施例を示す断面図、第５図は、この発明の第３の実施例を示す断面図、第６図は、従来例を示す断面図、第７図は、従来例を示す回路図である。１００…Ｎ形半導体基板、１０１…Ｐ形ウェル領域、１
０３、１９０、５０６、５０７…絶縁層、１０４、１０
５、５０１、５０２…ＳＯＩ薄膜領域、１５０…フィー
ルド絶縁膜、１６０…層間絶縁膜、１１０、１１１、１
１２…Ｐ形高濃度拡散領域、１３０、１３１、１３２…
Ｎ形高濃度拡散領域、１７０、１１１、１７２、１７３
…配線、２０１…入力保護抵抗、２０２、２０３、２０
５…ダイオード、２０４、３０１、３０２…バイポーラ
トランジスタ、２０６…寄生容量特許出願人　日産自動車株式会社

Claims

【特許請求の範囲】半導体基板上に形成されたＣＭＯＳ構成の内部回路へ信
号を伝達する信号線と前記半導体基板外からの信号が入
力される入力端子との間に直列に接続された入力保護抵
抗と、アノードを前記信号線へ接続し、カソードを電源
端子へ接続したプルアップダイオードと、アノードをグ
ランド端子へ接続し、カソードを前記信号線へ接続した
プルダウンダイオードと、ベースを前記グランド端子へ
接続し、エミッタを前記信号線へ接続し、コレクタを前
記電源端子へ接続したＮＰＮトランジスタと、ベースを
前記電源端子へ接続し、エミッタを前記信号線との接続
点へ接続し、コレクタを前記グランド端子へ接続したＰ
ＮＰトランジスタとを具備し、前記ＮＰＮトランジスタ又はＰＮＰトランジスタの少な
くともどちらか一方を、前記半導体基板と絶縁物によつ
て誘電体分離された半導体領域内に設けたことを特徴と
する入力保護装置。