JPH07211870A - 集積回路を高エネルギーパルスから保護するための装置および方法 - Google Patents
集積回路を高エネルギーパルスから保護するための装置および方法Info
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Abstract
(57)【要約】
【目的】 集積回路を種々の電気的過渡現象から保護す
ること。 【構成】 高エネルギーパルス保護デバイス（１０）は
集積回路（２８および３０）を保護し、集積回路（２８
および３０）は集積回路基板領域（６４）に関連してお
り、高エネルギーパルス保護デバイス（１０）は、集積
回路基板領域（６４）に関連していない保護回路基板領
域（７４）を有する。主要保護回路（４０および４２）
は保護回路基板領域（７４）に関連しており、高エネル
ギーパルスを受け、これを少なくとも一つの接続手段
（２２）を介して散逸させるための集積回路（２８およ
び３０）との少なくとも一つの接続手段（２２）を有す
る。これにより集積回路（２８および３０）は高エネル
ギーパルスから保護される。
ること。 【構成】 高エネルギーパルス保護デバイス（１０）は
集積回路（２８および３０）を保護し、集積回路（２８
および３０）は集積回路基板領域（６４）に関連してお
り、高エネルギーパルス保護デバイス（１０）は、集積
回路基板領域（６４）に関連していない保護回路基板領
域（７４）を有する。主要保護回路（４０および４２）
は保護回路基板領域（７４）に関連しており、高エネル
ギーパルスを受け、これを少なくとも一つの接続手段
（２２）を介して散逸させるための集積回路（２８およ
び３０）との少なくとも一つの接続手段（２２）を有す
る。これにより集積回路（２８および３０）は高エネル
ギーパルスから保護される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には集積回路に
関し、より詳細には、集積回路を種々の電気過渡現象か
ら保護するための方法およびシステムに関する。
関し、より詳細には、集積回路を種々の電気過渡現象か
ら保護するための方法およびシステムに関する。
【０００２】
【従来技術】集積回路は、集積回路の正常な動作を深刻
に阻害し得る、厳しい環境を含む種々の環境で使用され
る。一般に静電放電（ＥＳＤ）および電気オーバースト
レス（ＥＯＳ）として知られる現象が、集積回路の機能
に影響したり、ある場合にはこの機能を禁止してしまう
こともある。ＥＳＤは電荷を帯びた人または物が集積回
路に触れる際に生じる高エネルギーパルスとして考える
ことができる。ＥＯＳでは長時間の電圧スパイクが発生
する。システムが不適性にテストされていると、または
大電圧スパイクを集積回路に入り込ませるような電気シ
ステムの不適当な動作中に、ＥＯＳの一例が生じる。自
動車のようなより苛酷な環境下でも、ロードダンプ（ｌ
ｏａｄ ｄｕｍｐ）として知られる現象が生じ得る。ロ
ードダンプの電気過渡現象の一例は、自動車がバンプに
衝突したり、その他の衝撃を受ける結果として、バッテ
リーケーブルがバッテリーのターミナルからはずれる際
に生じる。はずれたバッテリーケーブルがオルタネータ
に接続されている場合、集積回路が埋め込まれているエ
ンジン制御回路と接触し得る。このようなバッテリーケ
ーブルの接触により、オルタネータから集積回路にエネ
ルギーが急に流れ、集積回路の正しい作動が中断され得
る。
に阻害し得る、厳しい環境を含む種々の環境で使用され
る。一般に静電放電（ＥＳＤ）および電気オーバースト
レス（ＥＯＳ）として知られる現象が、集積回路の機能
に影響したり、ある場合にはこの機能を禁止してしまう
こともある。ＥＳＤは電荷を帯びた人または物が集積回
路に触れる際に生じる高エネルギーパルスとして考える
ことができる。ＥＯＳでは長時間の電圧スパイクが発生
する。システムが不適性にテストされていると、または
大電圧スパイクを集積回路に入り込ませるような電気シ
ステムの不適当な動作中に、ＥＯＳの一例が生じる。自
動車のようなより苛酷な環境下でも、ロードダンプ（ｌ
ｏａｄ ｄｕｍｐ）として知られる現象が生じ得る。ロ
ードダンプの電気過渡現象の一例は、自動車がバンプに
衝突したり、その他の衝撃を受ける結果として、バッテ
リーケーブルがバッテリーのターミナルからはずれる際
に生じる。はずれたバッテリーケーブルがオルタネータ
に接続されている場合、集積回路が埋め込まれているエ
ンジン制御回路と接触し得る。このようなバッテリーケ
ーブルの接触により、オルタネータから集積回路にエネ
ルギーが急に流れ、集積回路の正しい作動が中断され得
る。
【０００３】ＥＳＤから保護している集積回路は、入力
ピンおよび出力ピンでオンチップ保護を利用しているこ
とが多い。ＥＳＤから保護している保護デバイスは１５
ｋＶまでの高エネルギーパルスから保護することができ
る。このレベルを越える大きさのパルスに対するオンチ
ップ保護デバイスの設計は、集積回路チップのサイズの
実際的な限界から不可能である。ＥＯＳおよびロードダ
ンプ状況を処理する回路は、この高エネルギーパルスを
吸収するように、酸化金属バリスター（ＭＯＶ）デバイ
スを使用できる。しかしながら、ＭＯＶデバイスは保護
を必要とし得るすべての集積回路に対して構成するに
は、かさばり、かつ高価である。公知の保護デバイスが
発生する熱も、関連するシリコン基板領域で温度が上昇
するにつれ、集積回路の性能を損なわせる原因となる。
ピンおよび出力ピンでオンチップ保護を利用しているこ
とが多い。ＥＳＤから保護している保護デバイスは１５
ｋＶまでの高エネルギーパルスから保護することができ
る。このレベルを越える大きさのパルスに対するオンチ
ップ保護デバイスの設計は、集積回路チップのサイズの
実際的な限界から不可能である。ＥＯＳおよびロードダ
ンプ状況を処理する回路は、この高エネルギーパルスを
吸収するように、酸化金属バリスター（ＭＯＶ）デバイ
スを使用できる。しかしながら、ＭＯＶデバイスは保護
を必要とし得るすべての集積回路に対して構成するに
は、かさばり、かつ高価である。公知の保護デバイスが
発生する熱も、関連するシリコン基板領域で温度が上昇
するにつれ、集積回路の性能を損なわせる原因となる。
【０００４】
【発明が解決しようとする課題】従って、集積回路を電
気過渡現象、例えばＥＳＤ、ＥＯＳおよびロードダンプ
過渡現象から保護する方法およびシステムに対する要望
がある。
気過渡現象、例えばＥＳＤ、ＥＯＳおよびロードダンプ
過渡現象から保護する方法およびシステムに対する要望
がある。
【０００５】更に、貴重な集積回路基板のスペースをほ
とんど占めず、種々のタイプの電気過渡現象に対する公
知の解決法よりも低コストである、電気過渡現象から集
積回路を保護する方法およびシステムに対する要望があ
る。
とんど占めず、種々のタイプの電気過渡現象に対する公
知の解決法よりも低コストである、電気過渡現象から集
積回路を保護する方法およびシステムに対する要望があ
る。
【０００６】一実施例において、一つのタイプのみなら
ず、ＥＳＤ、ＥＯＳおよびロードダンプ状況を含む種々
の電気過渡現象から集積回路を保護する方法およびシス
テムに対する要望がある。
ず、ＥＳＤ、ＥＯＳおよびロードダンプ状況を含む種々
の電気過渡現象から集積回路を保護する方法およびシス
テムに対する要望がある。
【０００７】
【課題を解決するための手段】従って、本発明は、電気
過渡現象から集積回路を保護するための方法およびシス
テムを提供し、従来の集積回路の電気過渡現象を保護す
るシステムおよび方法に関連した欠点および制約を克
服、すなわち減少するものである。
過渡現象から集積回路を保護するための方法およびシス
テムを提供し、従来の集積回路の電気過渡現象を保護す
るシステムおよび方法に関連した欠点および制約を克
服、すなわち減少するものである。
【０００８】本発明の特徴の一つは、電気的過渡現象か
ら集積回路を保護するためのパルス保護デバイスにあ
る。保護される集積回路は、集積回路基板領域を有し、
パルス保護デバイスは集積回路基板領域から分離された
保護回路基板領域を含む。保護回路基板領域と異なる集
積回路基板領域は、同じチップ上にあってもよいし、そ
の上になくてもよい。保護回路基板領域上には主要保護
回路が設けられており、この主要保護回路は、高エネル
ギーパルスを受け、かつ散逸させるための、集積回路に
接続された少なくとも一つの接続手段を有する。保護回
路は集積回路の代わりに高エネルギーパルスを受けるの
で、集積回路は種々の電気的過渡現象から保護される。
本実施例では、集積回路にトリガー回路が関連してお
り、このトリガー回路は集積回路基板領域に高エネルギ
ーパルスが進入するとトリガーをかける。これにより高
エネルギーパルスは保護回路に流れる。次に、保護回路
は高エネルギーパルスをアースにシャントする。
ら集積回路を保護するためのパルス保護デバイスにあ
る。保護される集積回路は、集積回路基板領域を有し、
パルス保護デバイスは集積回路基板領域から分離された
保護回路基板領域を含む。保護回路基板領域と異なる集
積回路基板領域は、同じチップ上にあってもよいし、そ
の上になくてもよい。保護回路基板領域上には主要保護
回路が設けられており、この主要保護回路は、高エネル
ギーパルスを受け、かつ散逸させるための、集積回路に
接続された少なくとも一つの接続手段を有する。保護回
路は集積回路の代わりに高エネルギーパルスを受けるの
で、集積回路は種々の電気的過渡現象から保護される。
本実施例では、集積回路にトリガー回路が関連してお
り、このトリガー回路は集積回路基板領域に高エネルギ
ーパルスが進入するとトリガーをかける。これにより高
エネルギーパルスは保護回路に流れる。次に、保護回路
は高エネルギーパルスをアースにシャントする。
【０００９】本発明の技術的利点は、保護回路を電気的
過渡現象から保護するのに、コンパクトで、効率的で、
安価な解決案を提供できることにある。本発明のシステ
ムは、別個のチップまたは集積回路が使用しているチッ
プと同一チップの別個の領域を占める、別個の保護回路
基板領域に設けられる。本発明は、別個のチップまたは
別個の領域を使用しているので、公知の保護方法のデバ
イスと同じようなクランプデバイスは、集積回路チップ
の有益な基板スペースまたは基板領域を占める必要がな
い。
過渡現象から保護するのに、コンパクトで、効率的で、
安価な解決案を提供できることにある。本発明のシステ
ムは、別個のチップまたは集積回路が使用しているチッ
プと同一チップの別個の領域を占める、別個の保護回路
基板領域に設けられる。本発明は、別個のチップまたは
別個の領域を使用しているので、公知の保護方法のデバ
イスと同じようなクランプデバイスは、集積回路チップ
の有益な基板スペースまたは基板領域を占める必要がな
い。
【００１０】本発明の別の技術的利点は、ＥＳＤ、ＥＯ
Ｓおよびある場合にはロードダンプを含む広範な種々の
電気的過渡現象から、集積回路を保護するのに充分なフ
レキシビリティを有していることにある。更に本発明に
従って形成される保護回路は、種々の設計にすることが
できる。例えば、保護回路は、ロードダンプまたはＥＯ
Ｓを受けやすい集積回路部分だけが高電圧吸収部分に接
続されるように、極端に高い電圧スパイクを吸収する部
分と、それより比較的低い電圧スパイクを吸収する部分
と、集積回路への接続手段を有することができる。他の
集積回路部品は、ＥＳＤから保護されるように比較的低
い電圧スパイク吸収部分に接続できるようになってい
る。
Ｓおよびある場合にはロードダンプを含む広範な種々の
電気的過渡現象から、集積回路を保護するのに充分なフ
レキシビリティを有していることにある。更に本発明に
従って形成される保護回路は、種々の設計にすることが
できる。例えば、保護回路は、ロードダンプまたはＥＯ
Ｓを受けやすい集積回路部分だけが高電圧吸収部分に接
続されるように、極端に高い電圧スパイクを吸収する部
分と、それより比較的低い電圧スパイクを吸収する部分
と、集積回路への接続手段を有することができる。他の
集積回路部品は、ＥＳＤから保護されるように比較的低
い電圧スパイク吸収部分に接続できるようになってい
る。
【００１１】本発明の更に別の技術的利点は、集積回路
を保護しながら、保護回路が発生する熱を集積回路基板
から除くことができる点にある。これにより、電気的過
渡現象中、その後の集積回路の適正な作動が保証され
る。
を保護しながら、保護回路が発生する熱を集積回路基板
から除くことができる点にある。これにより、電気的過
渡現象中、その後の集積回路の適正な作動が保証され
る。
【００１２】本発明の更に別の技術的利点は、保護回路
基板上の保護回路は、保護回路が保護する電気的過渡現
象のタイプに応じて種々の均一パワー散逸用部品、例え
ば半導体整流器（ＳＣＲ）またはゲート結合されたＭＯ
ＳＦＥＴ（ＧＣＭ）を含むことができる点にある。
基板上の保護回路は、保護回路が保護する電気的過渡現
象のタイプに応じて種々の均一パワー散逸用部品、例え
ば半導体整流器（ＳＣＲ）またはゲート結合されたＭＯ
ＳＦＥＴ（ＧＣＭ）を含むことができる点にある。
【００１３】ＥＯＳの場合、均一パワー散逸する大きな
デバイスを用いることにより、信頼性を改善し、歩留ま
り低下を減少できる。本発明は保護回路を所望の大きさ
にできる。
デバイスを用いることにより、信頼性を改善し、歩留ま
り低下を減少できる。本発明は保護回路を所望の大きさ
にできる。
【００１４】以下、添付図面を参照して、図示した実施
例の下記の詳細な説明を読めば、本発明、その使用態様
および利点について最良に理解できよう。
例の下記の詳細な説明を読めば、本発明、その使用態様
および利点について最良に理解できよう。
【００１５】
【実施例】種々の図面において、同様な部品および対応
する部品には同様な参照番号を用いた図面を参照すれ
ば、本発明の図示した実施例について最も理解できよ
う。
する部品には同様な参照番号を用いた図面を参照すれ
ば、本発明の図示した実施例について最も理解できよ
う。
【００１６】図１には、保護チップ１４の保護対象であ
る、保護されていない集積回路チップ１２を含む集積回
路チップ保護パッケージ１０が示されている。保護チッ
プ１４と集積回路チップ１２を分離しているのは、熱ア
イソレーション層１６である。集積回路チップ１２およ
び保護チップ１４は、それぞれのチップ上に多数のピ
ン、例えばピン１８および２０を含む。リード線２２は
集積回路チップ１２のピンを保護チップ１４のピンに接
続している。リード線２４は集積回路チップ１２の少な
くとも一つのピンおよび集積回路チップ１４の少なくと
も一つのピンがアースに接続されていることを示してい
る。
る、保護されていない集積回路チップ１２を含む集積回
路チップ保護パッケージ１０が示されている。保護チッ
プ１４と集積回路チップ１２を分離しているのは、熱ア
イソレーション層１６である。集積回路チップ１２およ
び保護チップ１４は、それぞれのチップ上に多数のピ
ン、例えばピン１８および２０を含む。リード線２２は
集積回路チップ１２のピンを保護チップ１４のピンに接
続している。リード線２４は集積回路チップ１２の少な
くとも一つのピンおよび集積回路チップ１４の少なくと
も一つのピンがアースに接続されていることを示してい
る。
【００１７】保護チップ１４は、多数の保護デバイスを
含み、これら保護デバイスは関連するピン２２を介して
集積回路の部品にそれぞれ接続しており、これら集積回
路の部品に関連するピン１８が接続している。保護チッ
プ１４および集積回路チップ１２は、別個の基板を使用
している。これにより、集積回路チップ１２上の貴重な
スペースを守り、保護チップ１４が発生する熱が集積回
路チップ１２上の部品に影響しないようにしている。本
例では熱アイソレーション層１６は、集積回路チップ１
２および保護チップ１４の基板を分離している。単に熱
アイソレーション層１６を用いる方法と別の方法とし
て、集積回路チップの頂部上に設けられたピギーバック
保護チップ１４により、同じ原理を利用できる。
含み、これら保護デバイスは関連するピン２２を介して
集積回路の部品にそれぞれ接続しており、これら集積回
路の部品に関連するピン１８が接続している。保護チッ
プ１４および集積回路チップ１２は、別個の基板を使用
している。これにより、集積回路チップ１２上の貴重な
スペースを守り、保護チップ１４が発生する熱が集積回
路チップ１２上の部品に影響しないようにしている。本
例では熱アイソレーション層１６は、集積回路チップ１
２および保護チップ１４の基板を分離している。単に熱
アイソレーション層１６を用いる方法と別の方法とし
て、集積回路チップの頂部上に設けられたピギーバック
保護チップ１４により、同じ原理を利用できる。
【００１８】図２は、集積回路チップ１２および保護チ
ップ１４が、どのように協働して電気過渡現象、例えば
ＥＳＤ、ＥＯＳおよびロードダンプ中に生じるような過
渡現象から保護しているかを示している。図２を参照す
ると、点線２６は、集積回路チップ１２上の回路と保護
チップ１４の回路との分離を示している。例えば集積回
路１２はＭＯＳＦＥＴデバイス、例えばＭＯＳＦＥＴデ
バイス２８およびＭＯＳＦＥＴデバイス３０のようなＭ
ＯＳＦＥＴデバイスを含むことができる。ＭＯＳＦＥＴ
デバイス２８および３２は、アースされたゲートＭＯＳ
ＦＥＴ３２および３４が接続されている。これら２つの
デバイスはそれぞれ抵抗器３６および３８を介してピン
１８および１９に接続している。ピン１８および１９か
らのリード線２２および２３は、それぞれピン２０およ
び２１に接続している。保護チップ１４上で半導体整流
器（ＳＣＲ）４０はピン２０に接続しているが、ＳＣＲ
４２はピン２１に接続している。保護チップ１４上のＳ
ＣＲ４０のトリガーを引くために、アースピンはアース
ピン４８で共通に接続されているリード線４４および４
６に示されているように共に接続されている。
ップ１４が、どのように協働して電気過渡現象、例えば
ＥＳＤ、ＥＯＳおよびロードダンプ中に生じるような過
渡現象から保護しているかを示している。図２を参照す
ると、点線２６は、集積回路チップ１２上の回路と保護
チップ１４の回路との分離を示している。例えば集積回
路１２はＭＯＳＦＥＴデバイス、例えばＭＯＳＦＥＴデ
バイス２８およびＭＯＳＦＥＴデバイス３０のようなＭ
ＯＳＦＥＴデバイスを含むことができる。ＭＯＳＦＥＴ
デバイス２８および３２は、アースされたゲートＭＯＳ
ＦＥＴ３２および３４が接続されている。これら２つの
デバイスはそれぞれ抵抗器３６および３８を介してピン
１８および１９に接続している。ピン１８および１９か
らのリード線２２および２３は、それぞれピン２０およ
び２１に接続している。保護チップ１４上で半導体整流
器（ＳＣＲ）４０はピン２０に接続しているが、ＳＣＲ
４２はピン２１に接続している。保護チップ１４上のＳ
ＣＲ４０のトリガーを引くために、アースピンはアース
ピン４８で共通に接続されているリード線４４および４
６に示されているように共に接続されている。
【００１９】従って、図２において、アースされたゲー
トＭＯＳＦＥＴ３２および３４は、それらの出力ゲート
において少なくともある程度、集積回路チップ１２上の
ＭＯＳＦＥＴ２８および３０を保護している。これらの
別の機能はＳＣＲ４０および４２の主要保護デバイスの
トリガーをかけることである。図２が示すように、アー
スされたゲートＭＯＳＦＥＴ３２および抵抗器３６は、
ＳＣＲ４０のトリガーを引き、このＳＣＲ４０をターン
オンさせる保護デバイス回路として働く。ＳＣＲ４０お
よび４２は、一端トリガーされると高エネルギーパルス
をアースまでシャントすることにより、より高い保護レ
ベルまでＭＯＳＦＥＴ２８および３０を保護する。集積
回路チップ１２および保護チップ１４の双方のためのア
ースされたバスピンは、共通に接続されているので、ア
ースされたゲートＭＯＳＦＥＴ３２および抵抗器３６に
かかる同じ電圧が、保護チップ１４にもかかる。集積回
路チップ１２上のＭＯＳＦＥＴまたは他の集積回路部品
の各々のための関連するトリガーデバイス、例えばアー
スされたゲートＭＯＳＦＥＴ３２および抵抗器３６によ
り形成されるデバイスは、保護される部品に接続してい
る。主要保護デバイス、すなわち本例ではＳＣＲ４０お
よび４２は、保護チップ１４上に別々に載っているの
で、集積回路チップ１２上にある空間および温度の制約
は、保護デバイスの大きさを制限するものではない。
トＭＯＳＦＥＴ３２および３４は、それらの出力ゲート
において少なくともある程度、集積回路チップ１２上の
ＭＯＳＦＥＴ２８および３０を保護している。これらの
別の機能はＳＣＲ４０および４２の主要保護デバイスの
トリガーをかけることである。図２が示すように、アー
スされたゲートＭＯＳＦＥＴ３２および抵抗器３６は、
ＳＣＲ４０のトリガーを引き、このＳＣＲ４０をターン
オンさせる保護デバイス回路として働く。ＳＣＲ４０お
よび４２は、一端トリガーされると高エネルギーパルス
をアースまでシャントすることにより、より高い保護レ
ベルまでＭＯＳＦＥＴ２８および３０を保護する。集積
回路チップ１２および保護チップ１４の双方のためのア
ースされたバスピンは、共通に接続されているので、ア
ースされたゲートＭＯＳＦＥＴ３２および抵抗器３６に
かかる同じ電圧が、保護チップ１４にもかかる。集積回
路チップ１２上のＭＯＳＦＥＴまたは他の集積回路部品
の各々のための関連するトリガーデバイス、例えばアー
スされたゲートＭＯＳＦＥＴ３２および抵抗器３６によ
り形成されるデバイスは、保護される部品に接続してい
る。主要保護デバイス、すなわち本例ではＳＣＲ４０お
よび４２は、保護チップ１４上に別々に載っているの
で、集積回路チップ１２上にある空間および温度の制約
は、保護デバイスの大きさを制限するものではない。
【００２０】本発明の別の実施例では、単一チップまた
は基板上で集積回路チップ１２の回路と保護チップ１４
とを組み合わせている。この別の実施例では、単一チッ
プ上の別個の基板領域が集積回路および保護回路と関連
するように、別々の回路に分離されている。これら回路
は、リード線例えばリード線２２を介して接続してい
る。本発明の更に別の構成は、多数の集積回路チップ、
例えば集積回路チップ１２を含むマルチチップモジュー
ル（ＭＣＭ）の一部として、保護チップ１４を形成して
いる。この実施例は、保護チップに対するＭＣＭ集積回
路チップの接続手段のうちのいくつかまたはすべてを有
している。
は基板上で集積回路チップ１２の回路と保護チップ１４
とを組み合わせている。この別の実施例では、単一チッ
プ上の別個の基板領域が集積回路および保護回路と関連
するように、別々の回路に分離されている。これら回路
は、リード線例えばリード線２２を介して接続してい
る。本発明の更に別の構成は、多数の集積回路チップ、
例えば集積回路チップ１２を含むマルチチップモジュー
ル（ＭＣＭ）の一部として、保護チップ１４を形成して
いる。この実施例は、保護チップに対するＭＣＭ集積回
路チップの接続手段のうちのいくつかまたはすべてを有
している。
【００２１】本発明の別の特徴は、必要な電気過渡現象
からの保護を行うのに、主にＳＣＲの代わりに、または
ＳＣＲに加えて、異なる部品を使用する上でフレキシビ
リティがあることである。ＳＣＲはトリガーし電気過渡
現象をアースに向ける点で極めて効率的であるので、魅
力的な部品である。しかしながら、別の機能を行うの
に、ＳＣＲと別の保護デバイスとを置き換えることも可
能である。あるＥＯＳ用途に対しては、例えばゲート結
合されたＭＯＳＦＥＴ（ＧＣＭ）すなわちトリガーし、
均一にパワーを散逸させるよう、抵抗器を介してゲート
がアースされたＭＯＳＦＥＴが好ましい。これらデバイ
スは、ＥＯＳまたはＥＳＤの元ではパワーを均一に散逸
することが判っている。例えば、１９９２年国際電子デ
バイス会議のＣ．ダバリー、Ｃ．ディアスおよびＴ．ハ
ドックの論文「サブミクロンのＥＳＤの信頼性を得るた
めに均一なＮＭＯＳデバイスパワー分布を得ること」お
よび１９９３年９月のＥＯＳ／ＥＳＤシンポジウムの
Ｃ．ディアス、Ｓ．カングおよびＣ．ダバリーの論文
「０．６μｍのＮＭＯＳ ＥＳＤ Ｉ／Ｏ保護構造体に
おけるＥＯＳ感受性の研究」を参照されたい。
からの保護を行うのに、主にＳＣＲの代わりに、または
ＳＣＲに加えて、異なる部品を使用する上でフレキシビ
リティがあることである。ＳＣＲはトリガーし電気過渡
現象をアースに向ける点で極めて効率的であるので、魅
力的な部品である。しかしながら、別の機能を行うの
に、ＳＣＲと別の保護デバイスとを置き換えることも可
能である。あるＥＯＳ用途に対しては、例えばゲート結
合されたＭＯＳＦＥＴ（ＧＣＭ）すなわちトリガーし、
均一にパワーを散逸させるよう、抵抗器を介してゲート
がアースされたＭＯＳＦＥＴが好ましい。これらデバイ
スは、ＥＯＳまたはＥＳＤの元ではパワーを均一に散逸
することが判っている。例えば、１９９２年国際電子デ
バイス会議のＣ．ダバリー、Ｃ．ディアスおよびＴ．ハ
ドックの論文「サブミクロンのＥＳＤの信頼性を得るた
めに均一なＮＭＯＳデバイスパワー分布を得ること」お
よび１９９３年９月のＥＯＳ／ＥＳＤシンポジウムの
Ｃ．ディアス、Ｓ．カングおよびＣ．ダバリーの論文
「０．６μｍのＮＭＯＳ ＥＳＤ Ｉ／Ｏ保護構造体に
おけるＥＯＳ感受性の研究」を参照されたい。
【００２２】ＳＣＲを使った場合に生じ得る欠点は、ラ
ッチアップの問題である。ラッチアップが生じると、Ｓ
ＣＲはターンオンするが、電圧がトリガー電圧以下に充
分低く低下してもターンオフしなくなる。このような状
況では、電気過渡現象が終了しても、保護されている集
積回路の正常な動作は再開できない。この問題を克服す
るのに、ＧＣＭはより魅力的なデバイスとなり得る。一
般にＧＣＭは、ＳＣＲに関連するラッチアップの問題は
ない。
ッチアップの問題である。ラッチアップが生じると、Ｓ
ＣＲはターンオンするが、電圧がトリガー電圧以下に充
分低く低下してもターンオフしなくなる。このような状
況では、電気過渡現象が終了しても、保護されている集
積回路の正常な動作は再開できない。この問題を克服す
るのに、ＧＣＭはより魅力的なデバイスとなり得る。一
般にＧＣＭは、ＳＣＲに関連するラッチアップの問題は
ない。
【００２３】ロードダンプの問題に対処するのに、ＳＣ
Ｒ４０および４２の代わりに更に別のタイプのデバイス
を使用できる。ロードダンプ状況時に保護回路が散逸さ
せなければならないエネルギーは極めて高いレベルとな
っているので、ＧＣＭまたはそれ以外のＭＯＳＦＥＴデ
バイスを使用することは実際的ではない。ロードダンプ
中に生じるレベルでエネルギーを散逸させるのに必要な
寸法の制約により、専らＭＯＳＦＥＴデバイスの面積を
必要としない大面積ＳＣＲまたは同様な使用されてい
る。本発明の概念および範囲内で上記およびそれ以外の
差異がある。
Ｒ４０および４２の代わりに更に別のタイプのデバイス
を使用できる。ロードダンプ状況時に保護回路が散逸さ
せなければならないエネルギーは極めて高いレベルとな
っているので、ＧＣＭまたはそれ以外のＭＯＳＦＥＴデ
バイスを使用することは実際的ではない。ロードダンプ
中に生じるレベルでエネルギーを散逸させるのに必要な
寸法の制約により、専らＭＯＳＦＥＴデバイスの面積を
必要としない大面積ＳＣＲまたは同様な使用されてい
る。本発明の概念および範囲内で上記およびそれ以外の
差異がある。
【００２４】図３では、図２に示された実施例のデバイ
ス接続のレイアウトが示されている。図３を参照する
と、集積回路チップまたは基板領域１２はリード線５２
を含み、このリード線５２は、集積回路チップ１２上の
他の回路まで接続することがあり、かつ、Ｎ＋領域５４
に接続している。リード線５６は、アースとＮ＋領域５
８とＮ＋領域５４とを接続する。リード線５６にはリー
ド線４４も接続しており、このリード線４４は保護チッ
プ１４のＮ＋領域６０に接続している。集積回路チップ
１２上でＮ−領域６２はＮ＋領域５４に重なっており、
抵抗器３６の高い端部における電子流れ効果を抑制して
いる。Ｐ形基板領域６４と、Ｎ＋領域５４および５８と
の組み合わせは、ゲートがアースされたＭＯＳＦＥＴ３
２を形成している。ターミナル５２にはＭＯＳＦＥＴ２
８が接続されているが、これは図３には示されていな
い。
ス接続のレイアウトが示されている。図３を参照する
と、集積回路チップまたは基板領域１２はリード線５２
を含み、このリード線５２は、集積回路チップ１２上の
他の回路まで接続することがあり、かつ、Ｎ＋領域５４
に接続している。リード線５６は、アースとＮ＋領域５
８とＮ＋領域５４とを接続する。リード線５６にはリー
ド線４４も接続しており、このリード線４４は保護チッ
プ１４のＮ＋領域６０に接続している。集積回路チップ
１２上でＮ−領域６２はＮ＋領域５４に重なっており、
抵抗器３６の高い端部における電子流れ効果を抑制して
いる。Ｐ形基板領域６４と、Ｎ＋領域５４および５８と
の組み合わせは、ゲートがアースされたＭＯＳＦＥＴ３
２を形成している。ターミナル５２にはＭＯＳＦＥＴ２
８が接続されているが、これは図３には示されていな
い。
【００２５】保護チップすなわち領域１４上では、抵抗
器３６に接続しているリード線２２は、Ｎ＋領域６６お
よびＰ＋領域６８に接続している。Ｎ−領域７０はＮ＋
領域６６およびＰ＋領域６８を囲んでおり、Ｎ−領域７
０はＮ＋領域７２に重なり、Ｎ＋領域６０と共に集積回
路１２上のＭＯＳＦＥＴ２８の必要なトリガーを引き、
保護するのに必要なＳＣＲ４０を構成している。図３は
保護チップ１４および集積回路１２上のそれぞれのＰ領
域７４に対するアース接続７６と、Ｐ領域６４に対する
アース接続７８を示している。図３の実施例が必要とし
ないオプションの接続として、リード線８０はＰ形基板
７４およびＰ形基板６４を共通にアースすることができ
る。
器３６に接続しているリード線２２は、Ｎ＋領域６６お
よびＰ＋領域６８に接続している。Ｎ−領域７０はＮ＋
領域６６およびＰ＋領域６８を囲んでおり、Ｎ−領域７
０はＮ＋領域７２に重なり、Ｎ＋領域６０と共に集積回
路１２上のＭＯＳＦＥＴ２８の必要なトリガーを引き、
保護するのに必要なＳＣＲ４０を構成している。図３は
保護チップ１４および集積回路１２上のそれぞれのＰ領
域７４に対するアース接続７６と、Ｐ領域６４に対する
アース接続７８を示している。図３の実施例が必要とし
ないオプションの接続として、リード線８０はＰ形基板
７４およびＰ形基板６４を共通にアースすることができ
る。
【００２６】図３の実施例の一つの特徴は、Ｎ＋領域７
２にある。ロバート・Ｎ．ラウントリーに付与され、テ
キサスインスツルメント社に譲渡された米国特許第５，
０１２，３１７号および第４，４３９，６１６号（以
下、かかる米国特許をラウントリー特許と総称する）
は、本特許を用いない場合に可能である電圧よりもより
低い電圧で、ＳＣＲがトリガーするようにＳＣＲの電圧
を下げるのにＮ＋領域７２を用いることを開示してい
る。例えば、ＳＣＲ４０の設計トリガー電圧を５０Ｖと
すると、ラウントリー特許によるＮ＋領域７２を用いる
ことにより、トリガー電圧を例えば２５Ｖまで低下でき
るのでＳＣＲ４０はより低いトリガー電圧で集積回路の
ＭＯＳＦＥＴ２８を保護することになる。
２にある。ロバート・Ｎ．ラウントリーに付与され、テ
キサスインスツルメント社に譲渡された米国特許第５，
０１２，３１７号および第４，４３９，６１６号（以
下、かかる米国特許をラウントリー特許と総称する）
は、本特許を用いない場合に可能である電圧よりもより
低い電圧で、ＳＣＲがトリガーするようにＳＣＲの電圧
を下げるのにＮ＋領域７２を用いることを開示してい
る。例えば、ＳＣＲ４０の設計トリガー電圧を５０Ｖと
すると、ラウントリー特許によるＮ＋領域７２を用いる
ことにより、トリガー電圧を例えば２５Ｖまで低下でき
るのでＳＣＲ４０はより低いトリガー電圧で集積回路の
ＭＯＳＦＥＴ２８を保護することになる。
【００２７】作動以上で、図示した実施例の種々の素子
がどのように協働するかを充分に説明したが、発明の理
解を完全とするため、一実施例の作動について説明す
る。図２では、本実施例はＥＳＤ、ＥＯＳおよびある種
のロードダンプ状態を含む他のタイプの高エネルギーパ
ルスから保護するように作動する状態を示している。図
２の実施例では、金属酸化物半導体デバイス、例えばＭ
ＯＳＦＥＴ３２または３４は、スナップバック状態にブ
レークダウンし、例えば抵抗器３６および３８を通して
累積したパッド電圧が、保護チップ１４上の保護用ＳＣ
Ｒ４０および４２をトリガーする。従って、ゲートがア
ースされたＭＯＳＦＥＴ３２および３４は、それぞれの
抵抗器３６および３８と共に、保護されているＭＯＳＦ
ＥＴ２８および３０からのエネルギーを散逸させる間、
エネルギーの主な散逸は保護チップ１４上で生じる。例
えばゲートがアースされているＭＯＳＦＥＴ３２および
３４の組み合わせは、保護チップ１４上のＳＣＲ４０を
トリガーするトリガーデバイスとして作動する。しかし
ながら、ゲートがアースされているＭＯＳＦＥＴ３２お
よび抵抗器３６が形成するトリガーデバイスは、ホール
電流を基板に流してＳＣＲをトリガーしないので、ＳＣ
Ｒはリード線２２を電流が流れる時にしかトリガーしな
い。
がどのように協働するかを充分に説明したが、発明の理
解を完全とするため、一実施例の作動について説明す
る。図２では、本実施例はＥＳＤ、ＥＯＳおよびある種
のロードダンプ状態を含む他のタイプの高エネルギーパ
ルスから保護するように作動する状態を示している。図
２の実施例では、金属酸化物半導体デバイス、例えばＭ
ＯＳＦＥＴ３２または３４は、スナップバック状態にブ
レークダウンし、例えば抵抗器３６および３８を通して
累積したパッド電圧が、保護チップ１４上の保護用ＳＣ
Ｒ４０および４２をトリガーする。従って、ゲートがア
ースされたＭＯＳＦＥＴ３２および３４は、それぞれの
抵抗器３６および３８と共に、保護されているＭＯＳＦ
ＥＴ２８および３０からのエネルギーを散逸させる間、
エネルギーの主な散逸は保護チップ１４上で生じる。例
えばゲートがアースされているＭＯＳＦＥＴ３２および
３４の組み合わせは、保護チップ１４上のＳＣＲ４０を
トリガーするトリガーデバイスとして作動する。しかし
ながら、ゲートがアースされているＭＯＳＦＥＴ３２お
よび抵抗器３６が形成するトリガーデバイスは、ホール
電流を基板に流してＳＣＲをトリガーしないので、ＳＣ
Ｒはリード線２２を電流が流れる時にしかトリガーしな
い。
【００２８】従って、要約すれば、本発明はＥＳＤ、Ｅ
ＯＳおよびロードダンプ状況を含む電気過渡現象から集
積回路を保護するための方法およびシステムを提供する
ものであり、保護されている集積回路の基板から離れた
基板上に形成された高エネルギーパルス保護回路を含
む。保護回路の基板上の主要保護デバイスは、接続手段
を介して高エネルギーパルスまたは電気過渡現象を受
け、これを散逸させ、高エネルギーパルスから集積回路
を保護するための集積回路に接続された少なくとも一つ
の接続手段を有する。保護回路用のこのような別個の基
板は、集積回路基板上のトリガー回路と結合し、異なる
レベルのエネルギー過渡現象に対してフレキシブルな高
度な回路の保護を行う。
ＯＳおよびロードダンプ状況を含む電気過渡現象から集
積回路を保護するための方法およびシステムを提供する
ものであり、保護されている集積回路の基板から離れた
基板上に形成された高エネルギーパルス保護回路を含
む。保護回路の基板上の主要保護デバイスは、接続手段
を介して高エネルギーパルスまたは電気過渡現象を受
け、これを散逸させ、高エネルギーパルスから集積回路
を保護するための集積回路に接続された少なくとも一つ
の接続手段を有する。保護回路用のこのような別個の基
板は、集積回路基板上のトリガー回路と結合し、異なる
レベルのエネルギー過渡現象に対してフレキシブルな高
度な回路の保護を行う。
【００２９】以上で上記の特定の実施例を参照して本発
明について説明したが、この説明は制限的なものでない
と解すべきである。当業者であれば、上記説明を参照す
れば、開示した実施例の種々の変形例のみならず本発明
の別の実施例について考えつくであろう。従って、特許
請求の範囲は本発明の真の範囲内に入るかかる変形例を
カバーしていると解すべきである。
明について説明したが、この説明は制限的なものでない
と解すべきである。当業者であれば、上記説明を参照す
れば、開示した実施例の種々の変形例のみならず本発明
の別の実施例について考えつくであろう。従って、特許
請求の範囲は本発明の真の範囲内に入るかかる変形例を
カバーしていると解すべきである。
【００３０】以上の説明に関し、下記の項を開示する （１）高エネルギーパルスから集積回路を保護するため
の高エネルギーパルス保護装置であって、集積回路に関
連した集積回路基板領域と、前記集積回路基板に関連し
ないが、前記集積回路基板と共通に電気的アースに接続
されている保護回路基板領域と、前記保護回路基板領域
に関連し、集積回路との少なくとも一つの接続手段を有
し、高エネルギーパルスを受け、この高エネルギーパル
スを前記少なくとも一つの接続手段および前記保護回路
基板領域を通して前記共通アースに散逸させ、集積回路
を高エネルギーパルスから保護するための、主要保護回
路とを備えた保護装置。 （２）前記集積回路基板領域は集積回路チップを備え、
前記保護回路基板領域は保護回路チップを備え、前記集
積回路チップおよび前記保護回路チップは互いに分離さ
れており、別個である、第１項記載の装置。 （３）前記集積回路基板領域および前記保護回路基板領
域は、単一チップのうちの分離され、かつ別個の領域を
備える第１項記載の装置。 （４）前記主要保護回路は、高エネルギーパルスを受
け、前記保護回路基板領域を介してアースに高エネルギ
ーパルスを散逸させるための半導体整流器を備えた、第
１項記載の装置。 （５）前記主要保護回路は、高エネルギーパルスを受
け、高エネルギーを前記保護回路基板領域に散逸させる
ための半導体整流器を備え、前記半導体整流器は関連す
るブースター回路を有する、第１項記載の装置。 （６）前記主要保護回路は、高エネルギーパルスを受
け、前記保護回路基板領域を介してアースに高エネルギ
ーパルスを散逸させるためのゲート結合されたＭＯＳＦ
ＥＴを備えた、第１項記載の装置。 （７）前記集積回路基板領域は集積回路チップを備え、
前記保護回路基板領域は保護回路チップを備え、更に前
記保護回路チップに接続して保護されたマルチチップモ
ジュールを形成する複数の前記集積回路チップを備え
た、第１項記載の装置。
の高エネルギーパルス保護装置であって、集積回路に関
連した集積回路基板領域と、前記集積回路基板に関連し
ないが、前記集積回路基板と共通に電気的アースに接続
されている保護回路基板領域と、前記保護回路基板領域
に関連し、集積回路との少なくとも一つの接続手段を有
し、高エネルギーパルスを受け、この高エネルギーパル
スを前記少なくとも一つの接続手段および前記保護回路
基板領域を通して前記共通アースに散逸させ、集積回路
を高エネルギーパルスから保護するための、主要保護回
路とを備えた保護装置。 （２）前記集積回路基板領域は集積回路チップを備え、
前記保護回路基板領域は保護回路チップを備え、前記集
積回路チップおよび前記保護回路チップは互いに分離さ
れており、別個である、第１項記載の装置。 （３）前記集積回路基板領域および前記保護回路基板領
域は、単一チップのうちの分離され、かつ別個の領域を
備える第１項記載の装置。 （４）前記主要保護回路は、高エネルギーパルスを受
け、前記保護回路基板領域を介してアースに高エネルギ
ーパルスを散逸させるための半導体整流器を備えた、第
１項記載の装置。 （５）前記主要保護回路は、高エネルギーパルスを受
け、高エネルギーを前記保護回路基板領域に散逸させる
ための半導体整流器を備え、前記半導体整流器は関連す
るブースター回路を有する、第１項記載の装置。 （６）前記主要保護回路は、高エネルギーパルスを受
け、前記保護回路基板領域を介してアースに高エネルギ
ーパルスを散逸させるためのゲート結合されたＭＯＳＦ
ＥＴを備えた、第１項記載の装置。 （７）前記集積回路基板領域は集積回路チップを備え、
前記保護回路基板領域は保護回路チップを備え、更に前
記保護回路チップに接続して保護されたマルチチップモ
ジュールを形成する複数の前記集積回路チップを備え
た、第１項記載の装置。
【００３１】（８）集積回路を高エネルギーパルスから
保護するための方法であって、集積回路基板領域を集積
回路に関連させ、保護回路基板領域を集積回路基板領域
に関連させないようにすると共に、集積回路基板領域を
保護回路基板領域と共通に電気的アースに接続し、集積
回路が主要保護回路に対する少なくとも一つの接続手段
を有するように、主要保護回路を保護回路基板領域に関
連させ、少なくとも一つの接続手段および保護回路基板
領域を介して高エネルギーパルスを散逸させて集積回路
を高エネルギーパルスから保護する諸工程を備えた、集
積回路保護方法。 （９）分離された別個のチップ上に集積回路基板領域と
保護回路基板領域を分離する工程を更に備えた、第８項
記載の方法。 （１０）単一チップの分離された別個の領域上に集積回
路基板領域と保護回路基板領域を分離する工程を更に備
えた、第８項記載の方法。 （１１）半導体整流器に高エネルギーパルスを受け、保
護回路基板領域を介して高エネルギーパルスをアースに
散逸させる工程を更に備えた、第８項記載の方法。 （１２）関連するブースター回路を有する主要保護回路
に高エネルギーパルスを受け、保護回路基板領域を介し
て高エネルギーパルスをアースに散逸させる工程を更に
備えた、第８項記載の方法。 （１３）ゲート結合されたＭＯＳＦＥＴを含む主要保護
回路に高エネルギーパルスを受け、保護回路基板領域を
介して高エネルギーパルスをアースに散逸させる工程を
更に備えた、第８項記載の方法。 （１４）前記集積回路基板領域が集積回路チップを備
え、前記保護回路基板領域が保護回路チップを備え、保
護回路チップに接続された複数の集積回路チップを更に
備えるよう接続する工程を更に含む、第８項記載の方
法。
保護するための方法であって、集積回路基板領域を集積
回路に関連させ、保護回路基板領域を集積回路基板領域
に関連させないようにすると共に、集積回路基板領域を
保護回路基板領域と共通に電気的アースに接続し、集積
回路が主要保護回路に対する少なくとも一つの接続手段
を有するように、主要保護回路を保護回路基板領域に関
連させ、少なくとも一つの接続手段および保護回路基板
領域を介して高エネルギーパルスを散逸させて集積回路
を高エネルギーパルスから保護する諸工程を備えた、集
積回路保護方法。 （９）分離された別個のチップ上に集積回路基板領域と
保護回路基板領域を分離する工程を更に備えた、第８項
記載の方法。 （１０）単一チップの分離された別個の領域上に集積回
路基板領域と保護回路基板領域を分離する工程を更に備
えた、第８項記載の方法。 （１１）半導体整流器に高エネルギーパルスを受け、保
護回路基板領域を介して高エネルギーパルスをアースに
散逸させる工程を更に備えた、第８項記載の方法。 （１２）関連するブースター回路を有する主要保護回路
に高エネルギーパルスを受け、保護回路基板領域を介し
て高エネルギーパルスをアースに散逸させる工程を更に
備えた、第８項記載の方法。 （１３）ゲート結合されたＭＯＳＦＥＴを含む主要保護
回路に高エネルギーパルスを受け、保護回路基板領域を
介して高エネルギーパルスをアースに散逸させる工程を
更に備えた、第８項記載の方法。 （１４）前記集積回路基板領域が集積回路チップを備
え、前記保護回路基板領域が保護回路チップを備え、保
護回路チップに接続された複数の集積回路チップを更に
備えるよう接続する工程を更に含む、第８項記載の方
法。
【００３２】（１５）高エネルギーパルスから集積回路
を保護するための高エネルギーパルス保護装置を形成す
る方法であって、集積回路に関連した集積回路基板領域
を形成し、前記集積回路基板に関連しないが、前記集積
回路基板と共通に電気的アースに接続されている保護回
路基板領域を形成し、前記保護回路基板領域に関連し、
集積回路との少なくとも一つの接続手段を有し、高エネ
ルギーパルスを受け、この高エネルギーパルスを前記少
なくとも一つの接続手段および前記保護回路基板領域を
通して前記共通アースに散逸させ、集積回路を高エネル
ギーパルスから保護するための主要保護回路を形成する
諸工程を備えた高エネルギーパルス保護装置を形成する
方法。 （１６）集積回路チップを含むよう集積回路基板領域を
形成し、集積回路チップおよび保護回路チップは互いに
分離され、別個となるように保護回路チップを含むよ
う、保護回路基板領域を形成する工程を更に含む、第１
５項記載の装置。 （１７）単一チップのうちの分離され、かつ別個の領域
となるように、集積回路基板領域および保護回路基板領
域を形成する工程を更に含む第１６項記載の方法。 （１８）高エネルギーパルスを受け、この高エネルギー
パルスを保護回路基板領域を介してアースに散逸させる
ための半導体整流器を含むよう、主要保護回路を形成す
る工程を更に含む、第１５項記載の方法。 （１９）高エネルギーパルスを受け、前記保護回路基板
領域を介してアースに高エネルギーパルスを散逸させる
ための半導体整流器を含み、該半導体整流器は主要保護
回路のトリガー電圧を低下させるための関連するブース
ター回路を有するよう、主要保護回路を形成する工程を
更に含む、第１５項記載の方法。 （２０）高エネルギーパルスを受け、前記保護回路基板
領域を介してアースに高エネルギーパルスを散逸させる
ためのゲート結合されたＭＯＳＦＥＴを含むよう、主要
保護回路を形成する工程を更に含む、第１５項記載の方
法。
を保護するための高エネルギーパルス保護装置を形成す
る方法であって、集積回路に関連した集積回路基板領域
を形成し、前記集積回路基板に関連しないが、前記集積
回路基板と共通に電気的アースに接続されている保護回
路基板領域を形成し、前記保護回路基板領域に関連し、
集積回路との少なくとも一つの接続手段を有し、高エネ
ルギーパルスを受け、この高エネルギーパルスを前記少
なくとも一つの接続手段および前記保護回路基板領域を
通して前記共通アースに散逸させ、集積回路を高エネル
ギーパルスから保護するための主要保護回路を形成する
諸工程を備えた高エネルギーパルス保護装置を形成する
方法。 （１６）集積回路チップを含むよう集積回路基板領域を
形成し、集積回路チップおよび保護回路チップは互いに
分離され、別個となるように保護回路チップを含むよ
う、保護回路基板領域を形成する工程を更に含む、第１
５項記載の装置。 （１７）単一チップのうちの分離され、かつ別個の領域
となるように、集積回路基板領域および保護回路基板領
域を形成する工程を更に含む第１６項記載の方法。 （１８）高エネルギーパルスを受け、この高エネルギー
パルスを保護回路基板領域を介してアースに散逸させる
ための半導体整流器を含むよう、主要保護回路を形成す
る工程を更に含む、第１５項記載の方法。 （１９）高エネルギーパルスを受け、前記保護回路基板
領域を介してアースに高エネルギーパルスを散逸させる
ための半導体整流器を含み、該半導体整流器は主要保護
回路のトリガー電圧を低下させるための関連するブース
ター回路を有するよう、主要保護回路を形成する工程を
更に含む、第１５項記載の方法。 （２０）高エネルギーパルスを受け、前記保護回路基板
領域を介してアースに高エネルギーパルスを散逸させる
ためのゲート結合されたＭＯＳＦＥＴを含むよう、主要
保護回路を形成する工程を更に含む、第１５項記載の方
法。
【００３３】高エネルギーパルス保護デバイス（１０）
は集積回路（２８および３０）を保護し、集積回路（２
８および３０）は集積回路基板領域（６４）に関連して
おり、高エネルギーパルス保護デバイス（１０）は、集
積回路基板領域（６４）に関連していない保護回路基板
領域（７４）を有する。主要保護回路（４０および４
２）は保護回路基板領域（７４）に関連しており、高エ
ネルギーパルスを受け、これを少なくとも一つの接続手
段（２２）を介して散逸させるための集積回路（２８お
よび３０）との少なくとも一つの接続手段（２２）を有
する。これにより集積回路（２８および３０）は高エネ
ルギーパルスから保護される。
は集積回路（２８および３０）を保護し、集積回路（２
８および３０）は集積回路基板領域（６４）に関連して
おり、高エネルギーパルス保護デバイス（１０）は、集
積回路基板領域（６４）に関連していない保護回路基板
領域（７４）を有する。主要保護回路（４０および４
２）は保護回路基板領域（７４）に関連しており、高エ
ネルギーパルスを受け、これを少なくとも一つの接続手
段（２２）を介して散逸させるための集積回路（２８お
よび３０）との少なくとも一つの接続手段（２２）を有
する。これにより集積回路（２８および３０）は高エネ
ルギーパルスから保護される。
【図１】本発明の一実施例の概念図である。
【図２】本発明の一実施例の電気的略図である。
【図３】図２の実施例の可能な基板形状を概念的に示す
図である。
図である。
１０ 保護デバイス ２２ 接続手段 ２８、３０ 集積回路 ４０、４２ 主要保護回路 ６４ 集積回路基板領域 ７４ 保護回路基板領域
Claims (2)
- 【請求項１】 高エネルギーパルスから集積回路を保護
するための高エネルギーパルス保護装置であって、 集積回路に関連した集積回路基板領域と、 前記集積回路基板領域から離れ、前記集積回路基板領域
と共通に電気的アースに接続されている保護回路基板領
域と、 前記保護回路基板領域に関連し、集積回路との少なくと
も一つの接続手段を有し、高エネルギーパルスを受け、
この高エネルギーパルスを少なくとも一つの前記接続手
段および前記保護回路基板領域を通して前記共通アース
に散逸させ、前記集積回路を高エネルギーパルスから保
護するための、主要保護回路とを備えた保護装置。 - 【請求項２】 集積回路を高エネルギーパルスから保護
するための方法であって、 集積回路基板領域を集積回路に関連させ、 保護回路基板領域を前記集積回路基板領域から離すと共
に、前記集積回路基板領域を前記保護回路基板領域と共
通に電気的アースに接続し、 前記集積回路が主要保護回路に対する少なくとも一つの
接続手段を有するように、前記主要保護回路を前記保護
回路基板領域に関連させ、少なくとも一つの前記接続手
段および前記保護回路基板領域を介して高エネルギーパ
ルスを散逸させて前記集積回路を高エネルギーパルスか
ら保護する工程を備えた、集積回路保護方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/120,998 US6208493B1 (en) | 1993-09-13 | 1993-09-13 | Method and system for protecting integrated circuits against a variety of transients |
| US120998 | 1993-09-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211870A true JPH07211870A (ja) | 1995-08-11 |
Family
ID=22393827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6256004A Pending JPH07211870A (ja) | 1993-09-13 | 1994-09-13 | 集積回路を高エネルギーパルスから保護するための装置および方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6208493B1 (ja) |
| EP (1) | EP0643422B1 (ja) |
| JP (1) | JPH07211870A (ja) |
| KR (1) | KR100331661B1 (ja) |
| DE (1) | DE69429844T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008520089A (ja) * | 2004-11-09 | 2008-06-12 | フルテック・セミコンダクター・インコーポレイテッド | 高電圧に適合した過渡変化遮断集積装置 |
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|---|---|---|---|---|
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| US20110035074A1 (en) * | 2009-08-05 | 2011-02-10 | Tyco Electronics Corporation | Remote controlled power consuming device and module therefore |
| FR3054344B1 (fr) * | 2016-07-25 | 2018-09-07 | Tiempo | Circuit integre protege. |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3130324A1 (de) * | 1981-07-31 | 1983-02-17 | GAO Gesellschaft für Automation und Organisation mbH, 8000 München | Traegerelement fuer einen ic-baustein |
| JPS6239045A (ja) | 1985-08-14 | 1987-02-20 | Oki Electric Ind Co Ltd | 半導体集積回路の入力保護回路 |
| JPS62165967A (ja) | 1986-01-17 | 1987-07-22 | Sanyo Electric Co Ltd | 半導体装置 |
| US4920405A (en) | 1986-11-28 | 1990-04-24 | Fuji Electric Co., Ltd. | Overcurrent limiting semiconductor device |
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-
1993
- 1993-09-13 US US08/120,998 patent/US6208493B1/en not_active Expired - Fee Related
-
1994
- 1994-09-12 KR KR1019940022903A patent/KR100331661B1/ko not_active IP Right Cessation
- 1994-09-13 JP JP6256004A patent/JPH07211870A/ja active Pending
- 1994-09-13 DE DE69429844T patent/DE69429844T2/de not_active Expired - Fee Related
- 1994-09-13 EP EP94306711A patent/EP0643422B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008520089A (ja) * | 2004-11-09 | 2008-06-12 | フルテック・セミコンダクター・インコーポレイテッド | 高電圧に適合した過渡変化遮断集積装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69429844D1 (de) | 2002-03-21 |
| DE69429844T2 (de) | 2002-08-14 |
| KR100331661B1 (ko) | 2002-08-13 |
| EP0643422A1 (en) | 1995-03-15 |
| KR950010054A (ko) | 1995-04-26 |
| EP0643422B1 (en) | 2002-02-13 |
| US6208493B1 (en) | 2001-03-27 |
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