KR940027159A - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 N채널 MOSFET과 P채널 MOSFET가 서로 적층되어 형성되는 CMOS 인버터 및 그 제조방법에 관한 것이다. 본 발명의 CMOS 인버터는, 제 1채널 MOSFET과 제 2채널 MOSFET은 서로 게이트전극을 공유하며, 상기 게이트 전극은 제 1게이트절연막 상에 차례로 형성된, 제 1도전형으로 도우프된 제 1폴리실리콘층, 금속층 및 제 2도전형으로 도우프된 제 2폴리실리콘의 적층구조로 이루어져 있으며, 상기 게이트전극 상에는 제 2게이트절연막을 개재하여 상기 제 2채널 MOSFET의 채널영역 및 소오스/드레인영역이 되는 제 3폴리실리콘층이 형성되어 이루어진 상기 상보형 인버터를 구비한 것을 특징으로 한다.
따라서, N채널 MOSFET과 P채널 MOSFET 모두에 자기정렬(self-align)되는 공통 게이트전극을 형성할 수 있으며, 상기 N+폴리실리콘층과 P+폴리실리콘층을 연결하기 위한 별도의 콘택공정이 불필요하다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2도는 본 발명에 의한 CMOS인버터의 일 예를 나타내는 평면도, 제 3도는 본 발명에 의한 CMOS인버터의 다른 예를 나타내는 평면도, 제 4도의 (가)-(나) 는 본 발명의 일실시예에 의한 CMOS인버터를 설명하기 위한 단면도들, 제 5도는 본 발명의 다른 실시예에 의한 CMOS 인버터를 설명하기 위한 단면도, 제 6도는 본 발명에 의한 SRAM의 단위셀을 나타내는 평면도, 제 7도는 본 발명에 의한 SRAM 셀 에레이를 나타내는 평면도.
Claims (8)
- 제 1채널 MOSFET상에 제 2채널 MOSFET이 적층되어 형성되는 상보형 인버터를 구비하는 반도체 장치에 있어서, 상기 제 1채널 MOSFET과 제 2채널 MOSFET은 서로 게이트전극을 공유하며, 상기 게이트전극은 제 1게이트절연막 상에 차례로 형성된, 제 1도전형으로 도우프된 제 1폴리실리콘층, 금속층 및 제 2도전형으로 도우프된 제 2폴리실리콘의 3층-적층도전체로 이루어져 있으며, 상기 게이트전극 상에는 제 2게이트절연막을 개재하여 상기 제 2채널 MOSFET의 채널영역 및 소오소/드레인영역이 되는 제 3폴리실리콘층이 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 3폴리실리콘은, 상기 제 2게이트 절연막의 상부부위가 제 1도전형으로 도우프되어 상기 제 2채널 MOSFET의 채널로 이용되고, 나머지 부위는 제 2도전형으로 도우프되어 상기 제 2채널 MOSFET의 소오스/드레인영역으로 이용되는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 1채널 MOSFET의 채널영역과, 상기 제 2채널 MOSFET의 채널영역은 그 세로축이 서로 직교하는 방향으로 형성된 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 금속층은 실리사이드(silicide)로 형성된 것을 특징으로 하는 반도체장치.
- 제 1채널 MOSFET상에 제 2채널 MOSFET이 적층되어 형성되는 상보형 인버터를 구비한 반도체장치에 있어서, 상기 상보형 인버터는, 반도체기판 상의 상기 제 1채널 MOSFET의 채널영역에 소정깊이로 형성된 트랜치; 제 1게이트절연막을 개재하여 상기 트랜치를 매립하면서, 제 1도전형으로 도우프된 제 1폴리실리콘층, 금속층 및 제 2도전형으로 도우프된 제 2 폴리실리콘의 3층-적층도전체로 형성된 요형구조의, 상기 제 1채널 MOSFET과 제 2채널 MOSFET에 공유되는 게이트전극; 및 상기 게이트전극 상에 제 2게이트절연막을 개재하여 형성된 상기 제 2채널 MOSFET의 채널영역 및 소오소/드레인영역이 되는 제 3폴리실리콘층을 구비하여 형성된 것을 특징으로 하는 반도체장치.
- 제 1채널 MOSFET상에 제 2채널 MOSFET이 적층되어 형성되는 상보형 인버터를 구비하는 반도체장치에 있어서, 상기 상보형 인버터를 형성하는 단계는, 주표면을 갖는 반도체기판 상에 제1게이트절연막을 형성하는 단계; 상기 제 1게이트절연막 상에, 제 1도전형으로 도우프된 제 1폴리실리콘층, 금속층 및 제 2도전형으로 도우프된 제 2폴리 실리콘층이 차례로 적층된 3층-적층도전체를 형성한 다음, 사진식각공정으로 상기 3층-적층도전체를 패터닝함으로써 상기 제 1채널 MOSFET과 제 2채널 MOSFET의 공통 게이트전극을 형성하는 단계; 상기 결과물 전면에 제 1도전형의 불순물을 이온주입하여 상기 게이트전극이 형성된 반도체기판에 상기 제 1채널 MOSFET의 소오스/드레인영역을 형성하는 단계; 상기 게이트전극상에 제 2게이트절연막을 형성하는 단계; 및 상기 제 2게이트절연막 상에, 제 1도전형으로 도우프된 제 3폴리실리콘층을 형성하여 상기 제 2채널 MOSFET의 채널영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제 6항에 있어서, 상기 제 3폴리실리콘 상에 포토리소그라피공정을 행하여 상기 제 2채널 MOSFET의 채널역역이 될 부위만 마스킹 한후, 제도전형의 불순물을 이온주입함으로써 상기 제 2채널 MOSFET의 소오스/드레인영역을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1채널 MOSFET상에 제 2채널 MOSFET이 적층되어 형성되는 상보형 인버터를 구비하는 반도체장치에 있어서, 상기 상보형 인버터를 형성하는 단계는, 반도체기판 상의 상기 제 1채널 MOSFET의 채널영역이 될 부분을 소정깊이로 식각하여 트랜치를 형성하는 단계; 상기 트랜치가 형성된 결과물 전면에 제 1게이트절연막을 형성하는 단계; 상기 제 1게이트절연막 상에, 제1도전형으로 도우프된 제 1폴리실리콘층, 금속층 및 제 2도전형으로 도우프된 제 2폴리 실리콘층이 차례로 적층된 3층-적층도전체를 형성한다음, 사진식각공정으로 상기 3층-적층도전체를 패터닝함으로써 요형구조를 갖는, 상기 제 1채널 MOSFET과 제 2채널 MOSFET의 공통 게이트전극을 형성하는 단계; 상기 결과물 전면에 제 1도전형의 불순물을 이온주입하여 상기 게이트전극이 형성된 반도체기판에 상기 제 1채널 MOSFET의 소오스/드레인영역을 형성하는 단계; 상기 게이트전극 상에 제 2게이트절연막을 형성하는 단계; 및 상기 제2게이트절연막 상에, 제 1도 전형으로 도우프된 제 3폴리실리콘층을 형성하여 상기 제 2채널 MOSFET의 채널영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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