KR950012032B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1a, b도는 종래의 CMOS 인버터를 나타내는 단면도들.
제2도는 본 발명에 의한 CMOS 인버터의 일 예를 나타내는 평면도.
제3도는 본 발명에 의한 CMOS 인버터의 다른 예를 나타내는 평면도.
제4a, b도는 본 발명의 일실시예의 의한 CMOS 인버터를 설명하기 위한 단면도들.
제5도는 본 발명의 다른 실시예에 의한 CMOS 인버터를 설명하기 위한 단면도.
제6도는 본 발명에 의한 SRAM의 단위셀을 나타내는 평면도.
제7도는 본 발명에 의한 SRAM셀 어레이를 나타내는 평면도.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 N채널 MOSFET과 P채널 MOSFET이 서로 적층되어 형성되는 CMOS 인버터 및 제조방법에 관한 것이다.
CMOS(Complementary Meaal Oxide Semiconductor: 이하 CMOS라 칭함)인버터(invertrt)는 N채널 MOSFET과 P채널 MOSFET 이 직렬로 연결되어 있어 DC누설전류를 최소화하는 장점을 갖지만, 동일평면에 2차원적 구조로 구성할 경우 집적도가 떨어지는 단점을 갖는다. 이를 개선하기 위하여 3차원적 구조의 스택형 CMOS 인버터가 제시되고 있는데, N채널 MOSFET과 P채널 MOSFET을 서로 적층한 구조의 CMOS 인버터를 형성하므로써 면적을 효율적으로 사용할 수 있어 고집적화되는 메모리장치에 유리하다.
제1도는 종래의 스택형 CMOS 인버터를 나타내는 단면도로서, a도는 미합중국 특허 제4,554,572호에 개시되어 있는 CMOS 인버터를, b도는 미합중국 특허4,916,504호에 개시되어 있는 CMOS 인버터를 나타내고 있다.
a도를 참조하면, 반도체기판(1)상에 게이트절연막(2)을 개재하여, 게이트전극으로 사용되는 N+형으로 도우프된 제1폴리실리콘층(3)이 형성되어 있고, 상기 기판에는 N+형의 소오스/드레인영역(4)이 형성되어 있다. 그리고, 상기 제1폴리실리콘(3)상에는 산화막(5)을 개재하여 얇은 두께를 갖는, P-형으로 도우프된 제2폴리실리콘층(6)이 형성되어 있으며, 상기 제2폴실리콘층(6)은 상기 게이트전극(3)의 측벽에 인접한 P채널 MOSFET의 채널영역(6a)이 될 부위를 제외한 나머지 부위가 다시 p+형으로 도우프됨으로써 상기 P채널 MOSFET과 소오스/드레인영역(6b)으로 이용된다.
상술한 종래의 CMOS 인버터는 N채널 MOSFET과 P채널 MOSFET에 자기정렬(self-align)되는 공통 게이트전극을 형성함으로써, P채널 MOSFET의 채널영역이 게이트전극에 미스얼라인(misalign)되는 것을 방지할 수 있다. 그러나, N+형으로 도우프된 게이트전극을 사용함으로써, 상기 P채널 MOSFE-T이 매몰-채널(buried channel)트랜지스터로 동작하게 되어, 채널길이가 감소함에 따라 쇼트-채널효과(short-channel effect)가 크게 증가하기 때문에 집적도가 떨어지게 되는 단점을 갖는다.
b도를 참조하면, 반도체기판(1)상에 제1게이트절연막(2)을 개재하여 제1게이트전극(3)이 형성되어 있고, 상기 기판에는 N채널 MOSFET의 소오스/드레인영역(4)이 형성되어 있다. 그리고, 상기 제1게이트전극(3)상에는 제2게이트절연막(5')을 개재하여 P채널 MOSFET의 채널영역 및 소오스/드레인영역으로 사용되는 액티브층(6')이 형성되어 있으며, 상기 액티브층(6')상에는 제3게이트 절연막(8)을 개재하여 제2게이트전극(9)이 형성되어 있다. 상기 제1게이트전극(3)은 N+형의 폴리실리콘으로 형성되고, 상기 액티브층(6')은 P형의 재결정화(recrystallized)된 폴리실로콘으로 형성되며, 상기 제2게이트전극(9)은 N+형의 폴리실리콘으로 형성된다.
상술한 종래의 CMOS 인버터는 P채널 MOSFET의 게이트전극을 형성하기 위하여 상기 제2게이트전극(9)를 추가로 형성해야 하며, 상기 제1게이트전극(3)과 제2게이트전극(9)을 연결시키기 위하여 별도의 콘택(contact)을 형성해야 하기 때문에 공정이 복잡해지고 집적도가 떨어지는 단점을 갖는다.
따라서, 본 발명의 목적은 N채널 MOSFET과 P채널 MOSFET에 자기정렬되는 게이트전극을 갖는 적층형 CMOS 인버터를 구비한 반도체장치 및 그 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 공정단순화 및 집적도를 향상시킬 수 있는 반도체장치 및 그 제조방법을 제공하는데 있다.
상기 목적 및 다른 목적을 달성하기 위하여 본 발명은, 제1채널 MOSFET상에 제2채널 MOSFET이 적층되어 형성되는 상보형 인버터를 구비하는 반도체장치에 있어서, 상기 제1채널 MOSFET과 제 2채널 MOSFET은 서로 게이트전극을 공유하며, 상기 게이트전극은 제1게이트 절연막 상에 차례로 형성된, 제1도전형으로 도우프된 제1폴리 실리콘층, 금속층 및 제2도전형으로 도우프된 제2폴리 실리콘의 적층구조로 이루어져 있으며, 상기 게이트전극상에는 제2게이트 절연막을 개재하여 상기 제2채널 MOSFET의 채널영역 및 소오스/드레인영역이 되는 제3폴리실리콘층이 형성되어 이루어진 상기 상보형 인버터를 구비한 것을 특징으로 하는 반도체장치를 제공한다.
또한, 상기 목적 및 다른 목적을 달성하기 위하여 본 발명은, 제1채널 MOSFET상에 제2채널 MOSFET이 적층되어 형성되는 상보형 인버터를 구비하는 반도체장치에 있어서, 주표면을 갖는 반도체기판 상에 제1게이트절연막을 형성하는 단계; 상기 제1게이트절연막 상에, 제1도전형으로 도우프된 제1폴리실리콘층, 금속층 메체 제2도전형으로 도우프된 제2폴리실리콘층이 차례로 적층된 적층구조를 형성한 다음, 상기 적층구조를 사진식각공정으로 패터닝함으로써 상기 제1채널 MOSFET과 제2채널 MOSFET의 공통 게이트전극을 형성하는 단계; 상기 결과물 전면에 제1도전형의 불순물을 이온주입하여 상기 게이트전극이 형성된 반도체기판에 상기 제1채널 MOSFET의 소오스/드레인영역을 형성하는 단계; 상기 게이트전극 상에 제2게이트절연막을 형성하는 단계; 및 상기 제2게이트절연막 상에, 제1도전형으로 도우프된 제3폴리실리콘층을 형성하여 상기 제2채널 MOSFET의 채널영역을 형성하는 공정을 구비하여 상기 상보형 인버터를 형성하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.
제2도는 본 발명에 의한 CMOS 인버터의 일예를 나타내는 평면도이다. 인용부호 L은 N+폴리실리콘층/금속층/P+폴리실리콘층의 3층-적층도전체로 된 공통 게이트전극이고, 20은 N채널 MOSFET의 소오스/드레인영역, 30은 P채널 MOSFET의 채널영역으로 사용될 N형 폴리실리콘층을 나타낸다. 상기 N형 폴리실리콘층은 32로 표시된 부분이 채널영역으로 사용되고, 상기 채널영역을 제외한 부분 34는 다시 P+로 도우프되어 소오스/드레인영역으로 사용되며, 36은 상기 소오스/드레인영역(34)의 배선을 나타낸다. 그리고, 40은 상기 채널영역(32)을 차단시키기 위한 마스크이고, 21은 상기 N채널 MOSFET과 P채널 MOSFET의 드레인영역을 연결하기 위한 콘택홀을 나타낸다. 여기서, 상기 N채널 MOSFET과 P채널 MOSFET의 공통 게이트전극(L)에는 입력단지(IN)가 연결되고, P채널 MOSFET과 N채널 MOSFET의 소오스 영역(36,20)에는 각각 제1전원(Vcc)과 제2전원(Vss)이 연결되어 있으며, P채널 MOSFET과 N채널 MOSFET의 드레인영역(36,20)에는 출력단가(OUT)가 연결된다. 이때, 상기 출력단자배선(OUT)은 P+로 도우프된 상기 폴리실리콘층(36)으로 형성한다.
상기 본 발명의 CMOS 인버터는, 게이트전극을 3층-적층도전체로 사용하기 때문에 N채널 MOSFET의 게이트전극이 되는 상기 N+폴리실리콘층과, P채널 MOSFET의 게이트전극이 되는 상기 P+폴리실리콘층이 상기 금속층에 의해 오믹접속(ohmic contact)이 자동적으로 형성되므로 상기 N+폴리실리콘층과 P+폴리실리콘층을 연결하기 위한 별도의 콘택공정이 불필요하다.
상기 CMOS 인버터의 동작을 살펴보면, 입력단자(IN)를 통해 N채널 MOSFET와 P채널 MOSFET의 공통 게이트전극(L)에 데이타 "I"이 입력되면, N채널 MOSFET는 "온(ON)"상태가 되고, P채널 MOSFET는 "오프(OFF)"상태가 되므로, 출력단자(OUT)에 "0"데이타(Vss)가 출력되며, 데이타 "0"가 입력되면 "1"데이타(Vcc)가 출력된다.
제3도는 본 발명에 의한 CMOS 인버터는 입력단자배선 (IN)과 출력단자배선(OUT)이 서로 달라서, 한 인버터의 출력(36)과 다른 인버터의 입력(L)을 연결하기 위해서 층간 콘택을 형성해야 한다. 또한, 제2도의 상기 콘택홀(21)에 순방향의 P-N접합이 형성되어 장벽전위(built-in potential; 약 0.7V)만큼의 신호손실(signal loss)생길 수 있다. 따라서, 제3도에 도시된 CMOS 인버터는 상술한 문제점을 해결하기 위한 방법으로 출력단자배선(OUT)을 입력단자배선(IN)과 동일한 3층-적층 도전체(L),즉 N+폴리실리콘층/금속층/P+폴리실리콘층으로 형성하였다. 또한, 상기 3층-적층도전체(L)와 P+로 도우프된 폴리실리콘층(36)간의 제2콘택홀(42) 및 N채널 MOSFET의 드레인영역(20)에 상기 출력단자배선(L)을 연결하기 위한 제1콘택홀(21)을 본발명인이 기출원한 출원번호 93-0484호에 개시되어 있는 다층배선간콘택방법을 이용하여 형성하였다. 이때, 상기 제1콘택홀(21)은 N+의 드레인영역(20)상에 상기 3층-적층도전체(L)의 하부층, 즉 N+폴리실리콘층이 바로 접촉되기 때문에 제2도에서와 같은 P-N접합이 형성되지 않음을 신호손실이 생기지 않는다.
제4도의 a,b도는 본 발명의 일실시예에 의한 CMOS 인버터를 설명하기 위한 단면도로서, a도는 제2도의 절단설 aa'을 기준으로 자른 단면도이고, b도는 제2도의 절단설 bb'을 기준으로 자른 단면도이다.
제4도를 참조하면, 필드산화막(12)에 의해 활성영역과 비활성영역으로 구분되어진 반도체기판(10)의 상기 활성영역에 n채널 MOSFET의 채널영역(14)을 형성한 다음, 상기 N채널 MOSFET의 제1게이트절연막(16)을 형성한다. 이어서, 상기 게이트절연막(16)상에 N+폴리실리콘층(17)을 침적한 후, 예컨대 실리사이드(silicaide)과 같은 금속층(18)및 P+폴리실리콘층(19)을 상기 N+폴리실리콘층(17)상에 차례로 적층함으로써 3층-적층도전체(L)를 형성한 후,사진식각공정으로 상기 3층-적층도전체(L)를 패터닝함으로써 N채널 MOSFET과 P채널 MOSFET에 공통되는 게이트전극(L)을 형성한다. 이때, 제3도에 설명한 방법과 같이 N채널 MOSFET과 P채널 MOSFET의 드레인영역의 연결을 상기 3층-적층도전체(L)로 형성할 경우에는, 상기 3층-절층도전체(L)의 형성전에 사진식각공정으로 상기 N채널 MOSFET의 드레인영역의 소정부분에 제1콘택홀(제3도의 21)을 형성한다. 상기 3층-적층도전체의 N+및 P+폴리실리콘층의 도우핑 방법은, 미리 불순물이 도우프된 폴리실리콘을 사용하거나, 폴리실리콘을 침적한 후 불순물을 이온주입하면 된다.
다음에, 결과물 전면에 산화막을 침전한 후, 에치백(etch-back)하여 상기 게이트전극(L)의 측벽에 스페이서(22)를 형성하고, 계속해서 N+형 불순물을 이온주입하여 N채널 MOSFET의 소오스/드레인영역(20)를 형성한다. 이때, 상기 이온주입시 가속에너지를 적절하게 조정하면 N+형 불순물의 투사범위(Rp)가 상기 3층-적층도전체의 N+폴리실리콘층(17)에 오게 함으로써 3층-적층 도전체의 P+폴리실리콘층(19)에이 상기 N+형 이온량을 작게 조절할 수 있다.
이어서, 상기 3층-적층도전체로 된 게이트전극(L)상에 산화박막을 침적하여 P채널 MOSFET의 제2게이트절연막(24)을 형성한 다음,상기 P채널 MOSFET이 채널 및 소오스/드레인영역이 될 폴리실리콘박막(30)을 침적하고, N형의 불술물을 주입하여 상기 폴리실리콘박막을 도핑시킨 다음, 사진식각공정을 행하여 상기 폴리실리콘박막으로 이루어진 P채널 MOSFET의 채널(32),소오스/드레인(34)영역 및 소오스/드레인의 배선(36)을 형성한다. 이때, 상기 폴리실리콘박막(30)으로 미리 N형 불순물이 도우프된 폴리실리콘을 사용해도 되며, 상기 불순물의 양은 5E1017/㎤이하의 농도가 되게 한다. 제3도에서 설명한 방법과 같이 상기 폴리실리콘박막(30)과 3층-적층도전체(L)를 연결하기 위한 제2콘택홀(제3도의 42)을 형성하는 경우는 다충배선간 콘택방법을 이용하여 상기 제2콘택홀을 형성한다.
다음에, 사진공정으로 상기 N형 폴리실리콘박막(30)의 채널영역(32)만 감광액으로 마스킹한 후, P형의 불순물을 이온 주입하여 상기 P채널 MOSFET의 소오스/드레인영역(34) 및 소오스/드레인의 배선(36)을 도우핑한다.
이어서, 결과물 전면에, 예컨대 산화막을 침적하여 층간절연막(50)을 형성한 다음, 상기 N채널 MOSFET과 P채널 MOSFET의 드레인 영역을 연결하기 위한 콘택홀(제2도의 21)을 형성하고, 계속해서 알루미늄막과 같은 금속막을 침적한 후 패터닝하여 상기 콘택홀에 금속배선(도시되지 않음)을 형성한다.
상술한 본 발명의 CMOS 인버터는 N채널 MOSFET의 게이트전극이되는 상기 N+폴리실리콘층, 실리사이드층 및 P채널 MOSFET의 게이트전극이 되는 상기 P+폴리실리콘층를 동시에 패터닝함으로써 자기정렬(self-align)되는 공통 게이트전극을 형성할 수 있으며, 실리사이드층에 의해 오믹접속(ohmic contact)이 자동적으로 형성되므로 상기 N+폴리실리콘층과 P+폴리실리콘층을 연결하기 위한 별도의 콘택공정이 불필요하다. 또한, 상기 채널 MOSFET과 P채널 MOSFET이 모두 표면-채널(surface channel)트랜지스터로 동작하기 때문에 쇼트-채널 효과를 개선시키므로 반도체장치의 집적도를 증가시킬 수 있다.
제5도는 본 발명의 다른 실시예에 의한 CMOS인터버를 설명하기 위한 단면도로서, 제4도에서 설명한 상기 CMOS 인버터에서 MOSFET의 유효채널길이(effective channel lenght)를 증가시켜서 펀치쓰루우(punchthrough)현상을 개선시키기 위한 것이다.
제5도를 참조하면, 반도체기판(10)에서 제1게이트절연막(16)하부의 N채널 MOSFET의 채널영역(14)의 전부 또는 일부분에 소정깊이로 식각된 트랜치(a)내에 매립된 요형(concave)구조의 3층-적층도전체로 이루어진 고통 게이트전극(L)을 특징으로 한다. 따라서, N채널 MOSFET의 유효채널길이가 증가되어 펀치쓰루우 현상을 개선시킬 수 있다.
제5도의 CMOS 인버터를 제조하는 방법은, 반도체기판(10)의 활성영역에서 N채널 MOSFET의 채널영역이 형성될 부분의 전부 또는 일부분을 소정깊이로 식각하여 트랜치(a)를 형성한 다음, 상기 트랜치가 형성된 결과물 전면에 제1게이트절연막(16)을 형성하고, 계속해서 상기 트랜치를 매립하여 3층-적층도전체로 이루어진 게이트전극(L)을 형성한다. 이어서, 제4도에서 설명한 방법과 동일하게 제2게이트절연막(24)및 P채널 MOSFET의 채널 및 소오스/드레인영역이 될 폴리시리콘박막(30)을 형성한다.
제6도는 본 발명에 의한 SRAM의 단위셀을 나타내는 평면도이다. 일반적으로 SRAM(Static Random Access Memmory)셀은 인버터 2개를 이용한 래치(latch)구조를 이루고 있는데, 최근에는 TFT(Thin Film Transistor)를 P채널 MOSFET으로 이용하는 3차원 구조가 집적도를 향상시키고 누설전류를 줄일 수 있는 구조로서 채용되고 있다. 따라서, 제6도는 상술한 3층-적층도전체로 된 공통 게이트전극을 구비한 CMOS 인버터를 이용하여 SRAM셀을 제조한 경우의 평면도를 나타낸 것을, 3층-적층도전체(61)로서 N채널 MOSFET과 TFT(62)의 인버터 출력이 다른 인버터 입력(63)에 입력되게 하는 래치구조를 이루고 있다. 인용부호 64는 상기 TFT의 채널영역으로 사용되는 폴리실리콘박막(제4도 또는 제5도의 참조부호30)에서 P+로 도우프된 Vcc선을 나타내고, 65는 Vss선을 66은 상기 Vcc와 N+액티브와의 콘택홀을 나타내며, 67은 상기 3층-적층도전체로 된 워드라인으로서 게이트전극(68)을 통해 비트라인 콘택홀(69)을 통해서 전달된 비트라인(70)의 데이타가 단위셀에 입,출력되게 한다. 71은 상기 3층-적층도전체와 N+액티브와의 콘택홀을 나타내며, 72는 상기 폴리실리콘박막과 3층-적층도전체와의 콘택홀을 나타낸다.
제7도는 본 발명에 의한 SRAM 셀 어레이를 나타내는 평면도로서, 굵은 실선으로 구분된 영역이 단위셀을 나타낸다.
따라서, 상술한 본 발명의 스택형 CMOS 인버터는,N채널 MOSFET과 P채널 MOSFET의 공통 게이트전극을 N+폴리실리콘층/금속층/P+폴리실리콘층으로 된 3층-적층도전체로 사용하기 때문에, 상기 층-적층도전체를 동시에 패터닝함으로써 N채널 MOSFET과 P채널 MOSFET 모두에 자기정렬(self-align)되는 공통 게이트전극을 형성할 수 있으며, 상기 금속층에 의해 오믹접속(ohmic contact)이 자동적으로 형성되므로 상기 N+폴리실리콘층과 P+폴리실리콘층을 연결하기 위한 별도의 콘택공정이 불필요하다. 또한, 상기 N채널 MOSFET과 P채널 MOSFET이 모두 표면-채널(surface channel)트랜지스터로 동작하기 때문에 쇼트-채널 효과를 개선시키므로 반도체장치의 집적도를 증가시킬 수 있다.
Claims (8)
- 제1채널 MOSFET상에 제2채널 MOSFET이 적층되어 형성되는 상보형 인버터를 구비하는 반도체 장치에 있어서, 상기 제1채널 MOSFET과 제2채널 MOSFET은 서로 게이트전극을 공유하며, 상기 게이트전극은 제1게이트절연막 상에 차례로 형성된, 제1도전형으로 도우프된 제1폴리실리콘층; 금속층 및 제2도전형으로 도우프된 제2폴리실리콘의 3층-적층도전체로 이루어져 있으며, 상기 게이트전극 상에는 제2게이트절 연막을 개재하여 상기 제2채널 MOSFET의 채널영역 및 소오스/드레인영역이 되는 제3폴리실리콘층이 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제3폴리실리콘은, 상기 제2게이트 절연막의 상부부위가 제1도전형으로 도우프되어 상기 제2채널 MOSFET의 채널로 이용되고, 나머지 부위는 제2도전형으로 도우프되어 상기 제2채널 MOSFET의 소오스/드레인영역으로 이용되는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 1채널 MOSFET의 채널영역과, 상기 2채널 MOSFET의 채널영역은 그 세로축이 서로 직교하는 방향으로 형성된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 금속층은 실리사이드(silicide)로 형성된 것을 특징으로 하는 반도체장치.
- 제1채널 MOSFET상에 제2채널 MOSFET이 적층되어 형성되는 상보형 인버터를 구비한 반도체장치에 있어서, 상기 상보형 인버터는, 반도체기판 상의 상기 제1채널 MOSFET의 채널영역에 소정깊이로 형성된 트랜치; 제1게이트절연막을 개재하여 상기 트랜치를 매립하면서, 제1도전형으로 도우프된 제1폴리실리콘층, 금속층 및 제2도전형으로 도우프된 제2폴리실리콘의 3층-적층도전체로 형성된 요형구조의 상기 제1채널 MOSFET과 제2채널 MOSFET에 공유되는 게이트전극; 및 상기 게이트전극 상에 제2게이트절연막을 개재하여 형성된 상기 제2채널 MOSFET의 채널영역 및 소오스/드레인영역이 되는 제3폴리실리콘층을 구비하여 형성된 것을 특징으로 하는 반도체장치.
- 제1채널 MOSFET상에 제2채널 MOSFET이 적층되어 형성되는 상보형 인버터를 구비하는 반도체 장치에 있어서, 상기 상보형 인버터를 형성하는 단계는 주표면을 갖는 반도체기판 상에 제1게이트절연막을 형성하는 단계; 상기 제1게이트절연막 상에, 제1도전형으로 도우프된 제1폴리실리콘층, 금속층 및 제2도전형으로 도우프된 제2폴리 실리콘층이 차례로 적층된 3층-적층도전체를 형성한 다음, 사진식각 공정으로 상기 3층-적층도전체를 패터닝함으로써 상기 제1채널 MOSFT과 제2채널 MOSFET의 공통 게이트전극을 형성하는 단계; 상기 결과물 전면에 제1도전형의 불순물을 이온주입하여 상기 게이트전극이 형성된 반도체기판에 상기 제1채널 MOSFET의 소오스/드레인영역을 형성하는 단계; 상기 게이트전극상에 제2게이트절연막을 형성하는 단계; 및 상기 제2게이트절연막 상에, 제1도전형으로 도우프된 제3폴리실리콘층을 형성하여 상기 제2채널 MOSFET의 채널영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 제3폴리실리콘 상에 포토리소그라피 공정을 행하여 상기 제2채널 MOSFET의 채널영역이 될 부위만 마스킹한 후, 제도전형의 불순물을 이온주입함으로써 상기 제2채널 MOSFET의 소오스/드레인영역을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1채널 MOSFET상에 제2채널 MOSFET이 적층되어 형성되는 상보형 인버터를 구비하는 반도체 장치에 있어서, 상기 상보형 인버터를 형성하는 단계는, 반도체기판 상의 상기 제1채널 MOSFET의 채널영역이 될 부분을 소정깊이로 식각하여 트랜치를 형성하는 단계; 상기 트랜치가 형성된 결과물 전면에 제1게이트절연막을 형성하는 단계; 상기 제1게이트절연막 상에, 제1도전형을 도우프된 제1폴리실리콘층, 금속층, 및 제2도형으로 도우프된 제2폴리실리콘층이 차례로 적층된 3층-적층도전체를 형성한 다음, 사진식각공정으로 상기 3층-적층도전체를 형성한 다음, 사진식각공정으로 상기 3층-적층도전체를 패터닝함으로써 요형구조를 갖는, 상기 제1채널 MOSFET과 제2채널 MOSFET의 공통 게이트전극을 형성하는 단계; 상기 결과물 전면에 제1도전형의 불순물을 이온주입하여 상기 게이트전극이 형성된 반도체기판에 상기 제1채널 MOSFET의 소오스/드레인영역을 형성하는 단계; 상기 게이트전극 상에 제2게이트절연막을 형성하는 단계; 및 상기 제2게이트절연막 상에, 제1도전형으로 도우프된 제3폴리실리콘층을 형성하여 상기 제2채널 MOSFET의 채널영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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| KR1019930008656A KR950012032B1 (ko) | 1993-05-20 | 1993-05-20 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930008656A KR950012032B1 (ko) | 1993-05-20 | 1993-05-20 | 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR940027159A KR940027159A (ko) | 1994-12-10 |
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Family Applications (1)
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| KR1019930008656A KR950012032B1 (ko) | 1993-05-20 | 1993-05-20 | 반도체장치 및 그 제조방법 |
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- 1993-05-20 KR KR1019930008656A patent/KR950012032B1/ko not_active IP Right Cessation
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| KR940027159A (ko) | 1994-12-10 |
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