KR940027100A - 반도체 소자의 다층배선 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조공정중 콘택홀 형성시 제2전도층에서 발생하는 단락을 방지하는 반도체 소자의 다층배선 형성방법에 관한 것으로, 제1전도층(2), 상기 제1전도층(2)상에 형성되는 제1절연막(3), 상기 제1절연막(3)상에 형성되는 제2전도층(4), 제2절연막(5)으로 구성되는 반도체 소자의 다층배선 형성방법에 있어서, 상기 제2절연막(5), 제2전도층(4), 제1절연막(3)을 선택식각하여 비아홀 또는 콘택홀을 형성하는 제1단계, 상기 비아홀 또는 콘택홀 측벽에 제3절연막(7)을 형성한 다음, 절연막스페이서(7)를 형성하는 제2단계, 상기 절연막스페이서(7)가 형성되어 있는 비아홀 또는 콘택홀에 상부배선층(6)을 접속시키는 제3단계를 포함하여 이루어지는 것을 특징으로 하여 고온 열처리에 의한 절연막의 플로우방법 대신 스페이서를 형성하여 절연시킴으로써 소자의 신뢰성 향상과 아울러 콘택홀 형성시 단 한번의 건식식각으로 전도층이 드러나게 되어 공정 단순화의 효과가 있다.

Description

반도체 소자의 다층배선 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 따른 다층배선 형성 공정 단면도.

Claims (5)

1. 반도체 소자의 다층배선 형성방법에 있어서, 제1전도층(2), 상기 제1전도층(2)상에 형성되는 제1절연막(3), 상기 제1절연막(3)상에 형성되는 제2전도층(4), 제2절연막(5)으로 구성되는 반도체 소자의 다층배선 형성방법에 있어서, 상기 제2절연막(5), 제2전도층(4), 제1절연막(3)을 선택식각하여 비아홀 또는 콘택홀을 형성하는 제1단계, 상기 비아홀 또는 콘택홀 측벽에 제3절연막(7)을 형성한 다음, 절연막스페이서를 형성하는 제2단계, 상기 절연막스페이서(7)가 형성되어 있는 비아홀 또는 콘택홀에 상부배선층(6)을 접속시키는 제3단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
2. 제1항에 있어서, 상기 제1전도층(2)은 금속 또는 반도체기판중 어느 하나인 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.
3. 제1항에 있어서, 제2절연막(5)은 플라즈마보조 산화막 또는 질화막을 특징으로 하는 반도체 소자의 다층배선 형성방법.
4. 제1항에 있어서, 상기 제1단계의 콘택홀 또는 비아홀 형성시 제2절연막(5), 제2전도층(4), 및 제1절연막(3)을 건식식각 방법으로 동시에 제거함을 특징으로 하는 반도체 소자의 다층배선 형성방법.
5. 제1항에 있어서, 상기 제2단계의 제3절연막(7)의 증착물질은 제2절연막(5)과는 다른 절연물질로 이루어지는 것을 특징으로 하는 반도체 소자의 다층배선 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.