KR880011892A - 반도체 집적회로 및 제조법 - Google Patents

반도체 집적회로 및 제조법 Download PDF

Info

Publication number
KR880011892A
KR880011892A KR1019880002440A KR880002440A KR880011892A KR 880011892 A KR880011892 A KR 880011892A KR 1019880002440 A KR1019880002440 A KR 1019880002440A KR 880002440 A KR880002440 A KR 880002440A KR 880011892 A KR880011892 A KR 880011892A
Authority
KR
South Korea
Prior art keywords
insulator film
interlayer
semiconductor integrated
electrical insulator
integrated circuit
Prior art date
Application number
KR1019880002440A
Other languages
English (en)
Other versions
KR960016221B1 (ko
Inventor
야스시 사까다
도시미찌 이와모리
Original Assignee
고바야시 요오다로
후지 제록스 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고바야시 요오다로, 후지 제록스 가부시끼가이샤 filed Critical 고바야시 요오다로
Publication of KR880011892A publication Critical patent/KR880011892A/ko
Application granted granted Critical
Publication of KR960016221B1 publication Critical patent/KR960016221B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

내용 없음

Description

반도체 집적회로 및 제조법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 및 제2도는 본 발명의 반도체의 제1실시예의 횡단면도,
제3도는 본 발명의 반도체 집적회로의 제1실시예의 회로 제조방법의 다단계 횡단면도.

Claims (10)

  1. 기판, 사기 기판상부에 형성되고, 벽을 갖는 제1배선층을 포함하는 다층 배선도체들, 적어도 제1층간 전기적 절연체막, 상기 제1층간 절연체막에 인접되어 있고, 상기 제1층간 전기적 절연체막에 비해 에칭효과가 뚜렷한 제2층간 전기적 절연체막으로 구성되고, 상기 제1층간 전기적 절연체막이 상기 벽에 인접되어 있고, 벽바로 근방 외측을 향하여 상기 다층 배선도체들과 이어지도록 완만히 경사지게 연장되어 집적도를 향상시키는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 제1층간 전기적 절연체막이 질화 실리콘으로 제조되는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 상기 제1층간 전기적 절연체막이 상기 벽의 상부로부터 상기 기판을 향하여 완만히 경사지는 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 제1층간 전기적 절연체막이 절화 실리콘막 및 스핀-온-유리막으로 제조되는 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, 상기 다층배선도체들이 상기 제2층간 전기적 절연체막 상부에 설비되는 제2배선층을 더 포함하는 것을 특징으로 하는 반도체 집적회로.
  6. 제5항에 있어서, 상기 제2배선층이 알미늄으로 제조되는 것을 특징으로 하는 반도체 집적회로.
  7. 반도체 직접회로의 제조방법이 (1) 기판을 놓는 단계, (2) 상기 기판을 스퍼터링을 거처 알미늄막으로 된 제1배선층으로 덮는 기계, (3) 제조중의 구조물으 포토에칭하는 단계, (4) 프라즈마 화학중착법을 거쳐서 아질산염 실리콘으로 된 제1층간 전기적 절연체막을 증착시키는 단계, (5)제조중의 구조물을 애니소트로픽 드라이에칭을 행하는 단계, (6) 감압화확증착을 거쳐서 상화 실리콘으로 된 제2층간 전기적 절연 체막을 증착시키는 단계, (7) 포토에칭을 거쳐서 상기 제2층간 전기적 절연체막내에 콘택트홀을 형성시키는 단계 및 (8) 스퍼터링을 거쳐서 알미늄으로 된 제2배선층을 증착시키는 단계로 구성되는 반도체 집적회로의 제조법.
  8. 제7항에 있어서, 단계(d)가 스핀-온-유리막을 회전성형 또는 원심성형시키고 뒤이어서 베이킹하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로 제조법.
  9. 기판, 상기 기판상부에 형성되고 벽을 갖는 제1배선층을 포함하는 다층 배선도체들, 적어도 제1층간 전기적 절연체막, 상기 제1층간 전기적 절연체막에 인접되어 있고, 상기 제1층간 전기적 절연체막에 비해서 에칭효과가 뚜렷한 제2층간 전기적 절연체막으로 구성되고, 상기 제1층간 전기적 절연체막이 상기 벽에 인접되어 있고, 벽 바로 근방 외부를 향하여 상기 다층배선도체들에 이어지도록 연장되어 집적도를 향상시키는 것을 특징으로 하는 반도체 집적회로.
  10. 제9항에 있어서, 상기 제1층간 전기적 절연체막이 상기 벽의 상부로부터 상기 기판을 향하여 완만히 경사지게 연장되는 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880002440A 1987-03-12 1988-03-09 반도체 집적회로 KR960016221B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP87-57779 1987-03-12
JP62-57779 1987-03-12
JP62057779A JPS63224240A (ja) 1987-03-12 1987-03-12 半導体集積回路装置

Publications (2)

Publication Number Publication Date
KR880011892A true KR880011892A (ko) 1988-10-31
KR960016221B1 KR960016221B1 (ko) 1996-12-07

Family

ID=13065355

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880002440A KR960016221B1 (ko) 1987-03-12 1988-03-09 반도체 집적회로

Country Status (3)

Country Link
US (1) US5005067A (ko)
JP (1) JPS63224240A (ko)
KR (1) KR960016221B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2699389B2 (ja) * 1988-03-25 1998-01-19 日本電気株式会社 半導体装置の製造方法
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5200880A (en) * 1991-12-17 1993-04-06 Sgs-Thomson Microelectronics, Inc. Method for forming interconnect for integrated circuits
JP2917783B2 (ja) * 1993-12-24 1999-07-12 日本電気株式会社 半導体装置及びその製造方法
US5757077A (en) * 1995-02-03 1998-05-26 National Semiconductor Corporation Integrated circuits with borderless vias
US5656543A (en) * 1995-02-03 1997-08-12 National Semiconductor Corporation Fabrication of integrated circuits with borderless vias
US5858875A (en) * 1995-02-03 1999-01-12 National Semiconductor Corporation Integrated circuits with borderless vias
US6577007B1 (en) * 1996-02-01 2003-06-10 Advanced Micro Devices, Inc. Manufacturing process for borderless vias with respect to underlying metal
US5895259A (en) * 1996-05-15 1999-04-20 Advanced Micro Devices, Inc. Polysilicon diffusion doping method employing a deposited doped oxide layer with a highly uniform thickness
US6362527B1 (en) * 1996-11-21 2002-03-26 Advanced Micro Devices, Inc. Borderless vias on bottom metal

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3892608A (en) * 1974-02-28 1975-07-01 Motorola Inc Method for filling grooves and moats used on semiconductor devices
JPS5836944A (ja) * 1981-08-28 1983-03-04 Matsushita Electric Works Ltd 乳白ガラス組成物
JPS60210851A (ja) * 1984-04-05 1985-10-23 Toshiba Corp 半導体装置とその製造方法
US4755479A (en) * 1986-02-17 1988-07-05 Fujitsu Limited Manufacturing method of insulated gate field effect transistor using reflowable sidewall spacers

Also Published As

Publication number Publication date
US5005067A (en) 1991-04-02
KR960016221B1 (ko) 1996-12-07
JPS63224240A (ja) 1988-09-19

Similar Documents

Publication Publication Date Title
KR880013239A (ko) 반도체소자의 접속구멍형성 방법
KR880014657A (ko) 반도체장치의 제조방법
JPH08501904A (ja) 通気性エッチ停止層を有するチップ相互接続部
KR880011892A (ko) 반도체 집적회로 및 제조법
KR970018416A (ko) 도트 패턴이 없는 다중층 배선 구조를 갖는 반도체 집적회로장치 및 그 제조공정
KR0124644B1 (ko) 반도체소자의 다층금속배선의 형성방법
KR930003260A (ko) 반도체 장치 및 그 제조 방법
KR920020618A (ko) 반도체 장치의 배선 접속 구조 및 그 제조방법
US6492267B1 (en) Low temperature nitride used as Cu barrier layer
KR970072325A (ko) 반도체 장치 및 그 제조 방법
KR920018849A (ko) 반도체장치 및 그의 제조방법
KR20050065744A (ko) 반도체 소자의 금속 배선 구조 및 그 제조 방법
US5177592A (en) Semiconductor device
KR940006199A (ko) 상호 접속 배선 구조물을 갖는 반도체 디바이스
JPH10294366A (ja) 半導体装置及びその製造方法
KR920010874A (ko) 반도체 소자의 다층배선 제조방법
JPS5886744A (ja) 半導体集積回路装置
KR920007067B1 (ko) 층간배선 금속의 제조방법
KR910009606B1 (ko) 다층배선 형성방법
KR0172725B1 (ko) 반도체 소자의 다층 금속배선 형성방법
KR940027100A (ko) 반도체 소자의 다층배선 형성방법
JPS6015948A (ja) 半導体装置の製造法
KR870008382A (ko) 반도체장치 및 그 제조방법
KR960026208A (ko) 반도체소자의 제조방법
KR930020639A (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19991123

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee