KR940000521B1 - 반도체 집적 회로장치 및 그의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적 회로장치 및 그의 제조방법
제1도는 본 발명을 상보형 MOS 반도체 집적 회로 장치에 적용한 실시예의 단면도.
제2도a~제2도g는 제1도의 반도체 집적회로 장치의 제조 공정의 단면도.
제3도는 본 발명의 N채널 MOSFET에 적용한 예의 단면도.
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 쇼트채널효과의 방지, 내압(break down voltage)의 향상을 도모한 MOSFET를 구비한 반도체 집적 회로 장치 및 그의 제조 방법에 관한 것이다.
근년에 있어서의 반도체 집적 회로 장치(IC)의 고집적화에 수반해서 소자의 미세화(스캐일 다운)가 진행되고 있다.
MISFET(Metal Insulator Semiconductor Field Effect Transistor)에 있어서도 게이트 길이(채널 길이)의 단축화 및 접합의 샬로우(shallow)화가 도모되어 오고 있다. 그렇지만 이 스캐일 다움에 수반해서, MOSFET에 있어서의 임계 전압 Vth의 저하등의 쇼트채널 효과, 소오스, 드레인 영역의 저항 증가, 핫캐리어의 발생 및 드레인 접합의 내압의 저하라고 하는 문제가 발생하고 있다.
이와같은 일들에서, 예를 들면 IEEE Transactions on Electron Devices, Vol . ED-29, No.4, 1982, p590 596에 기재되어 있는 것과 같은 LDD(Lightly Doped D rain)구조의 MOSFET가 제안되어 상술한 문제의 해결을 도모하고 있다. 즉, 이 LDD 구조에 있어서, 소오스 및 드레인 영역은 게이트 전극에서 분리(오프 셋트)해서 형성된 고불순물 농도의 반도체층과 이 반도체층에 연속되고 또 게이트 전극 단부에까지 연장되는 저불순물 농도의 반도체층으로 구성된다.
본 발명의 목적은 MOSFET의 쇼트 체널 효과의 저감이나 내압의 향상을 도모할 수가 있는 반도체 집적회로 장치를 제공하는 데에 있다.
또 본 발명의 다른 목적은 LDD 구조의 제조 공정의 일부를 그대로 이용하고 또 LDD구조와 대략 동일한 효과를 얻을 수가 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면으로 명확하게 될 것이다.
본 출원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, MOSFET의 채널 영역 표면에 소오스, 드레인 영역과 동일 도전형의 저불순물 농도의 채널층을 형성하고, 이것을 매입채널로 한다. 한편, 소오스, 드레인 영역은 게이트 전극에서 분리시켜서 형성(오프 셋트)하는 것과 동시에 상기 채널층에 연속하는 구성으로 한다. 상기 오프 셋트 구조와 채널층에 의해서, 쇼트채널 효과의 저감을 도모하고, 또 내압의 향상을 도모하는 것이다.
또, 채널부에 불순물을 도우프 한 후에 게이트 전극 및 게이트 전극 양측의 사이드 월 스페이서를 형성한다. 이 상태에서 채널부와 동일 도전형의 불순물을 도입한 후 이것을 게이트 전극 아래에까지 도달시키는 일이 없이 소오스, 드레인 영역을 형성한다. 이것에 의해서 상술한 MOSFET를 구성할 수가 있다.
제1도는 본 발명을 CMOSIC에 적용한 실시예이고, 특히 N채널 MOSFET(1)과 P채널 MOSFET(2)로 구성되는 CMOSIC에 있어서 N채널 MOSFET(1)에 LDD 구조를 적용하고, P채널 MOSFET(2)에 본 발명을 적용한 것이다. N채널 MOSFET( 1)은 N-형 단결정 실리콘으로 된 반도체 기판(3)내의 P-형 웰(반도체 영역)(4)내에 형성되고 있다. MOSFET(1)은 다결정 실리콘막으로되는 게이트 전극(5)와 산화 실리콘막으로 되는 게이트 절연막(18)과 게이트 전극(5)의 양측에 마련한 사이드 월 스페이서(6)을 이용해서 형성한 LDD 구조의 소오스, 드레인 영역(7)로 구성되어 있다. LD D 구조의 소오스, 드레인 영역(7)은 게이트 전극(5)에서 분리해서(오프 셋트) 형성된 고불순물 농도의 N+형 반도체층(8)과 이것에 연속하고 또 게이트 전극(5)의 아래쪽까지 연장되는 저불순물 농도의 N형 반도체층(9)로 구성되어 있다. 본예의 경우, N+형 반도체층(9)은 비소(AS)를 사용해서 형성되고, N형 반도체층(9)에는 인(P)을 사용해서 형성된다. 게이트(5) 전극의 아래, 즉 채널(10)의 표면에는 임계 전압 조정용의 보론(B)을 이온 주입에 의해서 도입하고 있다(도시하지 않음).
한편, P채널 MOSFET(2)는 기판(2)내의 N+형 웰(반도체 영역)(11)내에 형성되고 있다. MOSFET(2)는 N형 불순물을 고농도로 도입한 다결정 실리콘의 게이트 전극(12)와 게이트 절연막(18)과 P+형 소오스, 드레인 영역(13)으로 구성되어 있다. 소오스, 드레인 영역(13)은 상기 게이트 전극(12)에서 분리해서(오프 셋트) 형성되어 있다. 즉 영역(13)의 끝은 게이트 전극(12) 아래에는 없다. 소오스, 드레인 영역(13)은 게이트 전극(12)의 하측, 즉 채널(14)의 표면에 형성한 P형 반도체 영역으로 된 채널층 (15)에 각각 접속한 구성으로 되어 있다. 채널층(15)는 상기 N채널 MOSFET의 임계전압 조정용의 이온 주입과 동시에 보론을 도입해서 비교적 저농도로 형성하고 있다. 또 소오스, 드레인 영역(13)도 동일의 불순물인 보론을 고농도로 도우프해서 구성하고 있다. 영역(15)는 영역(13)보다도 저불순물 농도이고, 또 접합 깊이가 얕다. (16 )은 게이트 전극(12)의 양측에 형성한 사이드 월 스페이서이다.
도면중, (17)은 필드 절연막으로 SiO2(실리콘 산화막)로 되고, (19)는 PSG( P hospho-silicate-glass)로 형성한 층간 절연막, (20)은 알루미늄 배선이다.
이 구성의 CMOS 소자에 의하면, N채널 MOSFET(1)에 있어서는, 소오스, 드레인 영역(7)이 LDD 구조이기 때문에, 저불순물 농도의 반도체층(9)에 의한 전계 완화나 고불순물 농도의 반도체층(8)에 의한 저저항화가 달성된다. 이것에 의해서 드레인 접합(드레인 영역과 웰과의 사이의 PN접합)의 브레이크다운 전압의 향상 및 쇼트채널 효과의 저감을 달성할 수 있다.
P채널 MOSFET(2)에 있어서는, P형 채널층(15)와 이것과 동일 도전형이고, 또 오프 셋트 구조로 된 P+형 소오스, 드레인 영역(13)과를 연속해서 일체로 구성하고 있다. 채널층(15)의 일부는 N채널 MOSFET에 있어서의 영역(9)과 동일의 동작을 하고, 드레인 영역(13)이 만드는 접합의 근방에서의 전계를 완화하는 영역으로서 작용한다. 즉 이 구조는 일종의 LDD 구조로 간주할 수가 있다. 따라서 드레인 접합의 내압의 향상이 도모된다. 또 핫 캐리어의 발생도 억제된다.
채널(15)가 있으므로, 고불순물 농도의 소오스, 드레인 영역(13)을, 그의 끝이 게이트 전극(12) 아래에 도달할 때까지 확산하지 않아도 좋다. 따라서 쇼트 채널 효과의 저감을 도모할 수가 있다. 또 밀러(miller) 용량도 저감된다.
소오스, 드레인 영역(13)은 게이트 전극(12) 아래에 도달하도록 형성할 필요가 없으므로 구불순물 농도로 형성할 수 있고, 그의 저저항화가 도모된다.
P채널 MOSFET(2)의 채널은 주로 채널층(15)와 웰(11)과의 접합부분에 형성된다. 소위 매입 채널로 되어 있다. 즉, 이 경우, 게이트 전극(12)와 채널(14)와의 일합수의 차ψMS에 의해서, MOSFET(2)는 디플리선형은 아니고, 엔한스멘트형으로 된다. 이것 때문에, 게이트 전극(12)에는 N형 불순물, 예를 들면 인을 시트(sheet) 저항의 십수 Ω/□-2십수 Ω/□로 되는 정도까지 고농도로 도입하는 한편 N채널층(15)를 지극히 얕게 형성하고 있다. 매입 채널로 하는 것에 의해서, 높은 캐리어의 이동도가 얻어진다. 또 핫 캐리어는 게이트 전극(12)와 채널과의 거리가 크기 때문에, 게이트 전극(12)의 전계의 영향을 받기 어렵다. 이것 때문에 핫 캐리어가 게이트 절연막(18)중에 주입되는 일이 없다. 또한 드레인 접합이 게이트 전극(12) 아래에 없기 때문에, 이 점에서도 전계가 완화된다.
MOSFET(2)는 매입 채널형이고, 또한 게이트 전극에 대해서 오프 셋트 구조의 소오스, 드레인 영역을 갖고 있으므로, 용이하게 상기의 효과가 얻어진다.
따라서, N채널 MOSFET(1)는 물론 P채널 MOSFET(2)의 쇼트 채널화, 즉 스캐일 다운(미세화)을 달성하는 것이 가능하게 된다. P채널 MOSFET나 이것을 포함하는 CMOS등의 반도체 장치의 고집적화를 달성할 수 있다.
또 게이트 전극(12)의 재료로서는 N형 불순물을 고농도로 도우프한 다결정 실리콘과 동일 또는 근사의 일함수를 가진 것이면 사용할 수가 있다.
다음에, 상기 제1도의 CMOS 디바이스의 제조방법의 1예를 제2도a~제2도g에 의해서 설명한다.
먼저, 제2도a와 같이 불순물 농도 4×1014㎝-3의 N-형 실리콘 기관(3)에 농도 1×1016㎝-3의 P-형 웰(4)의 농도 2×1016㎝-3의 N-형 웰(11)을 형성한다. 또한 기판(3)의 표면의 선택적인 열산화에 의해서 SiO2로 되는 필드 절연막(17)을 형성한다. 그후, 필드 절연막(17)이 없는 부분(active region)인 기판(3)표면의 열산화에 의해서 게이트 절연막(18)을 형성한다. 이 상태에서, 전면에 보론을 이온 주입하는 것에 의해서, N채널 MOSFET(1)의 임계 전압을 조정한다. 한편, 이 이온 주입에 의해서, N형 웰(11)의 표면에 농도 5×1016㎝-3(도즈량 1×1014㎝-3)의 P형 채널층(15)가 형성된다. 이 실시예에서는, 1회의 이온 주입에 의해서, 임계 전압의 제어와 매입 채널의 형성을 행하고 있다. 이것 때문에 웰(11)을 형성하는 것에 의해서, 웰(11)의 불순물 농도를 기판(3)의 그것에서 독립으로 결정하고 있다. 이것에 의해서 이온 주입의 도즈량이 설정하기 쉽게 되어 있다.
다음에, 기판위 전면에 CVD에 의해서 형성한 다결정 실리콘을 선택적으로 에칭한다. 이것에 의해서 제2도 b에 도시한 것과 같이, 게이트 절연막(18)위에 게이트 전극(5), (12)를 형성한다.
한편, (N형 웰(11))의 영역을 제2도 c와 같이 포토레지스트 막(21)로 마스크 한다. 이 상태에서 게이트 전극(5)를 마스크로 해서 N형 불순물, 예를 들면 인을 이온 주입한다. 이것에 의해서 P형 웰(4)내에 농도 1×1018㎝-3(도즈량 1×1013㎝-2)의 저불순물 농도의 반도체층(9)를 형성한다.
이어서, 포토레지스트막(21)을 제거한 후, 기판위 전면에 CVD에 의하여 SiO2막을 퇴적하고 또 이것을 RIE(반응성 이온 에칭)법에 의해서 이방성 에칭을 한다. 이것에 의해서, 제2도 d와 같이 게이트 전극(5) 및 (21)의 양측에 각각 사이드 월 스페이서 (6), (16)을 형성한다.
그리고 제2도 e와 같이 N형 웰(11)을 포토레지스트막(22)로 마스크한다. 이 상태에서 게이트 전극(5) 및 사이드 월 스페이서(6)을 마스크로해서 N형 불순물, 예를 들면 비소를 이온 주입한다. 이것에 의해서 농도 1×1021㎝-3(도즈량 1×1016㎝-3의 고불순물 농도의 반도체층(8)을 형성한다. 이 결과, 상기 저불순물 농도층(9)와 고불순물 농도층(8)로 LDD 구조의 소오스, 드레인 영역(7)이 형성된다. 즉 P형 웰(4)위에 LDD 구조의 N채널 MOSFET(1)이 완성된다.
다음에 제2도 f와 같이, 완성된 N채널 MOSFET(1)을 포토레지스트막(23)으로 마스크한다. 이 상태에서 P형 불순물, 예를 들면 보론을 게이트 전극(12)와 사이드 월 스페이서(16)을 마스크로 해서 이온 주입한다. 농도는 1020㎝-3(도즈량 2×1015㎝-2)으로 비교적 고농도이다. 영역(13)의 끝이 사이드 월 스페이서(16) 아래의 중간 위치에 도달할 때까지 확산시킨다.
이것에 의해서 제2도 g와 같이, 게이트 전극(12)에서 분리되는 한편에서 상기 채널층(15)에 연속한 소오스, 드레인 영역(13)이 형성되고, P채널 MOSFET(2)가 완성된다.
층간 절연막(PSG막)(19)를 형성한다. 다음에 콘택트홀을 형성한 위에서 알루미늄막을 스피터에 의해서 퇴적하고, 또, 패터닝(patterning)하는 것에 의해서 알루미늄 배선(20)을 형성한다. 이것에 의해서 제1도의 CMOSIC가 완성된다. 이후, 또 최종 안정화피막을 기판 위에 형성한다.
따라서 이 제조 방법에서는, CMOSIC의 제조를 용이한 것으로 할 수 있다.
즉, 채널층(15)의 형성은 반대 도전형의 MOSFET의 임계 전압 조정용의 불순물을 도입하는 공정에서 행할 수가 있다. 사이드 월은 LDD 구조에 사용하는 것과 동일 공정에서 형성할 수 있다. 기판(3)과는 다르고 이것보다 높은 불순물 농도를 가진 웰( 11)내에 채널층을 마련하고 있기 때문에, 특히 매입 채널 형성을 위한 채널층과 반대 도전형의 불순물의 도입 공정은 필요없다. 웰(11)의 농도를 제어하는 것에 의해서, M OSFET(2)의 특성을 결정할 수 있다.
본 발명에 의하면 다음과 같은 효과가 얻어진다. MOSFET의 소오스, 드레인 영역을 게이트 전극에 대해서 오프셋트 구성으로 하는 것과 동시에, 같은 도전형의 채널층에 연속하는 구성으로 하고 있다. 이것에 의해서 채널층의 일부가 전계 완화 영역으로 작용되고, 또 고불순물 농도의 소오스, 드레인 영역에 의해서 저저항화 된다. 이 결과 고내압, 고속 작동이고 또 쇼트 채널 효과를 저감한 MOSFET를 완성할 수 있다.
동일 불순물에 의해서 채널층과 소오스, 드레인 영역으로 구성하여도 LDD 구조와 대략 같은 내압, 고속성, 쇼트 채널 효과의 저감을 달성할 수 있다. 따라서, P채널 M OS 트랜지스터의 미세화를 도모하고, 이 것을 포함하는 반도체장치의 고집적화를 달성할 수 있다.
LDD 구조의 N채널 MOSFET를 포함하는 CMOSIC의 제조 공정의 일부를 그대로 이용하는 것에 의해서, 본 발명 구조의 트랜지스터를 포함하는 CMOSIG를 형성할 수 있고, 제조를 지극히 용이하게 형성할 수가 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예를 근거로 해서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요가 없다.
예를 들면 본 발명 구조는 제3도에 도시한 것과 같이, P-형 기판(또는 웰)(35)위에 구성한 N채널 MOSFET(30)에 적용 하는 것도 될 수 있다. 저 농도에서 N형의 채널층(31)과 게이트 전극(32) 및 사이드 월 스페이서(33)을 이용한 자기 정합에 의해서 형성한 고농도에서 또 N형의 소오스, 드레인 영역(34)를 형성한다. 불순물에는 비소 또는 인을 사용하면 된다. 매입 채널을 가진 엔한스멘트형 N채널 MOSFET로 하기 위해서, P형 불순물(보론)을 고농도로 도입한 다결정 실리콘으로 된 게이트 전극, 또는 이것과 동일하거나 근사의 일함수를 가진 재료로된 게이트 전극으로 하는 것이 긴요하다.
제2도 a에 도시한 이온 주입을 2회에 나누어서 행하여도 좋다. 즉 1개의 MOSF ET의 채널영역(15)의 형성을 위한 이온 주입은 다른 MOSFET의 임계전압 조정을 위한 이온 주입과는 별도로 행할 수가 있다. 이 경우 이온 주입되는 불순물의 양은 독립으로 최적의 수치로 해서 결정된다.
기판(3)과 동일 도전형의 웰영역(11)은 생략할 수가 있다. 특히, 상술과 같이, 제2도 a에 도시한 이온 주입을 2회에 나누어서 행할 경우에는 생략하여도 좋다.
채널 영역(15)는 반도체 기판 주면에서 분리해서 형성되어도 좋다. 게이트 전극의 일함수에 의해서 반도체 기판 주면에 형성되는 공핍층이 채널 영역(15)를 포함하는 상태에 있으면 좋다. 이 경우 MOSFET는 엔한스멘트형으로 된다.
고불순물 농도의 반도체 영역으로 되는 소오스, 드레인 영역을 게이트 전극에서 분리해서 형성할 때, 사이드 월 스페이서를 사용하지 않고, 다른 방법, 예를 들면 포토레지스트막으로 되는 마스크를 사용한 이온주입 등에 의해서 형성하여도 좋다.
매입 채널을 가진 엔한스멘트형 MOSFET를 형성하기 위한 게이트 전극은 폴리 사이드(poly side) 구조이라도 좋다. 즉 보론 또는 인을 도우프한 다결정 실리콘층과 이 위의 고융점 금속(Mo, W, Ta, Ti)의 실리사이드층으로 되는 게이트 전극을 사용할 수가 있다. 또는 상기 다결정 실리콘층 위에 상기 고융점 금속층을 형성한 구조의 게이트 전극이라도 좋다.
또 사이드 월 스페이서를 CVD의 SiO2로 형성한 경우에는, 사이드 월 스페이서의 형성후에 O2분위기에서 열처리를 행하여 사이드 월 스페이서의 막질을 개선하고, 핫 캐리어의 트랩을 저감할 수도 있다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그의 배경으로 되었던 이용 분야인 CMOS소자에 적용한 경우에 대해서 설명하였다. 그러나 본 발명은 상술의 실시예에 한정되는 것이 아니고, P채널 MOSFET 또는 N채널 MOSFET만으로된 IC에도 적용될 수 있다.
또 COMSIC에 적용할 경우에, N채널 MOSFET는 LDD 구조일 필요는 없다. 또 CMOSIC에 있어서 N채널 MOSFET, 또는 N채널 및 P채널 MOSFET 양쪽에 본 발명을 적용하여도 지장이 없다.

Claims (20)

  1. (a) 반도체 기판(3)내에 형성되는 N형의 제1의 반도체 영역(11)내에 P형의 제2의 반도체 영역(15)를 형성하는 공정, (b) 상기 제2의 반도체 영역(15)상에, 대향하는 사이드 월을 갖고 N형의 다결정 실리콘으로 되는 MISFET의 게이트 전극(12)를 형성하는 공정, (c) 상기 게이트 전극과 상기 대향하는 사이드 월상에 절연막(21)을 형성하는 공정, (d) 반응성 이온에칭을 사용하여 상기 절연막을 에칭해서 상기 게이트 전극의 사이드 월상에 사이드 월 스페이서(16, 16)을 형성하는 공정과, (e) 상기 게이트 전극(12)와 상기 사이드 월 스페이서(16)을 마스크로 P형의 불순물을 도입하는 것에 의해 형성되고, 상기 제1의 반도체 영역(11)내에서 상기 제1의 반도체 영역상에 있는 상기 게이트 전극의 돌출부분의 대향측에 형성되며, 상기 제2의 반도체 영역(15)보다 깊게 연장하고, 그 각각이 상기 제2의 반도체 영역과 일체로 형성되며, 상기 MISFET의 소오스/드레인 영역(13, 13)을 형성하는 상기 P형의 제3의 반도체 영역을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조 방법.
  2. 특허청구의 범위 제1항에 있어서, 상기 제2의 반도체 영역(15)는 상기 제3의 반도체 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 반도체 집적회로장치의 제조 방법.
  3. 특허청구의 범위 제1항에 있어서, 상기 반도체 기판(3)은 게이트전극(12)가 그위에 연장된 주면을 갖고, 상기 제2의 반도체 영역(15)는 상기 주면에서 거리를 두고 떨어져 있는 반도체 집적회로장치의 제조 방법.
  4. 특허청구의 범위 제1항에 있어서, 또 상기 제2의 반도체 영역(15)를 형성하는 공정이전에, 기판내에 형성된 웰 영역인 상기 제1의 반도체 영역(11)을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조 방법.
  5. 특허청구의 범위 제1항에 있어서, 상기 제1 및 제2의 반도체 영역(11,15)를 가지며 형성된 상기 MISFET는 상기 MISFET가 매입 채널을 갖도록 형성된 제1의 반도체 영역을 갖는 MISFET인 반도체 집적회로장치의 제조 방법.
  6. (a) N도전형의 기판내에 형의 제1의 반도체 영역을 형성하는 공정, (b) 상기 제1의 반도체 영역상에, 대향하는 사이드 월을 갖고 N형의 다결정 실리콘으로 되는 MISFET의 게이트 전극을 형성하는 공정, (c) 상기 게이트 전극과 상기 대향하는 사이드 월 상에 절연막을 형성하는 공정, (d) 반응성 이온에칭을 사용하여 상기 절연막을 에칭해서 상기 게이트 전극의 사이드 월상에 사이드 월 스페이서를 형성하는 공정과, (e) 상기 게이트 전극과 상기 사이드 월 스페이서를 마스크로 P형의 불순물을 도입하는 것에 의해 형성되고, 상기 제1의 기판내에서 상기 기판상에 있는 상기 게이트 전극의 돌출부분의 대향 측에 형성되며, 상기 제1의 반도체 영역보다 깊게 연장하고, 그 각각이 상기 제1의 반도체 영역과 일체로 형성되며, 상기 MISFET의 소오스/드레인 영역을 형성하는 상기 P형의 제2의 반도체 영역을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조 방법.
  7. 특허청구의 범위 제6항에 있어서, 상기 제1의 반도체 영역을 상기 제2의 반도체 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 반도체 집적회로장치의 제조 방법.
  8. 특허청구의 범위 제6항에 있어서, 상기 반도체 기판은 게이트전극이 그 위에 연장된 주면을 갖고, 상기 제1의 반도체 영역은 상기 주면에서 거리를 두고 떨어져 있는 반도체 집적회로장치의 제조 방법.
  9. 특허청구의 범위 제6항에 있어서, 상기 제1 및 제2의 반도체 영역을 가지며 형성된 상기 MISFET는 상기 MISFET가 매입채널을 갖도록 형성된 제1의 반도체 영역을 갖는 MISFET인 반도체 집적회로장치의 제조 방법.
  10. (a) 반도체 기판내에 형성된 N형의 제1의 반도체 영역내에 P형의 제3의 반도체 영역을 형성하는 공정, (b) 상기 반도체 기판내에 형성된 상기 제3의 반도체 영역과 P형의 제2의 반도체 영역상에 각각 형성되고, 그 각각이 대향하는 사이드월을 갖고 N형 다결정 실리콘으로 되는 제1 및 제2의 MISFET 각각의 제1 및 제2의 게이트전극을 형성하는 공정, (c) 상기 제2의 게이트전극을 마스크로 사용해서, N형의 제1의 불순물을 도입하는 것에 의해 상기 제2의 반도체 영역내에 제4의 반도체 영역을 형성하는 공정, (d) 상기 제1 및 제2의 게이트전극과 상기 대향하는 사이드월상에 절연막을 형성하는 공정, (e) 반응성 이온에칭을 사용하여 상기 절연막을 에칭하여 상기 제1 및 제2의 게이트전극의 사이드월상에 사이드월 스페이서를 형성하는 공정과, (f) 상기 제2의 게이트전극과 사이드월 스페이서를 마스크로 사용하여 N형인 제2의 불순물을 도입하는 것에 의해, 상기 제2의 반도체 영역에 상기 제4의 반도체 영역보다 더큰 불순물 농도를 갖는 제5의 반도체 영역을 형성하는 공정과, (g) 상기 제1의 게이트전극과, 상기 사이드월 스페이서를 마스크로 사용하여 P형인 제3의 불순물을 도입하는 것에 의해, 상기 제3의 반도체 영역과 일체로 형성되고, 제3의 반도체 영역보다 더 깊게 연장하는 제6의 반도체 영역을 상기 제1의 반도체 영역내에 형성하는 공정을 포함하는 N형과 P형의 제1 및 제2의 MISFET를 갖는 반도체 집적회로장치의 제조 방법.
  11. 특허청구의 범위 제10항에 있어서, 또 상기 제3의 반도체 영역을 형성하는 공정이전에, 기판에 형성된 웰영역을 구성하는 제1 및 제2의 반도체 영역을 반도체 기판내에 형성하는 공정을 포함하는 반도체 집적회로장치의 제조 방법.
  12. 특허청구의 범위 제10항에 있어서, 상기 제3의 반도체 영역은 제5의 반도체 영역보다 낮은 불순물 농도를 갖는 반도체 집적회로장치의 제조 방법.
  13. 특허청구의 범위 제10항에 있어서, 상기 제3 및 제6의 반도체 영역을 가지며 형성된 P형의 상기 제2의 MISFET는 상기 제2의 MISFET가 매입채널을 갖도록 형성된 제3의 반도체 영역을 갖는 MISFET인 반도체 집적회로장치의 제조 방법.
  14. 특허청구의 범위 제10항에 있어서, 또 N형인 상기 제1의 MISFET의 임계 전압을 조정하기 위해 불순물을 도입하는 공정을 포함하고, 상기 제3의 반도체 영역을 형성하는 상기 공정은 N형인 상기 제1의 MISFET의 임계전압을 조정하기 위해 불순물을 도입하는 상기 공정과 동시에 실행되는 반도체 집적회로장치의 제조 방법.
  15. 특허청구의 범위 제10항에 있어서, 상기 제4 및 제5의 반도체 영역을 LDD 구조의 소오스 및 드레인 영역을 가진 상기 제1의 MISFET를 마련하도록 상기 제1의 MISFET의 소오스 및 드레인 영역을 형성하고, 상기 제6의 반도체 영역은 하나의 반도체 영역의 제2의 MISFET의 소오스 및 드레인 영역을 마련하도록 상기 제2의 MISFE T의 소오스 및 드레인 영역을 형성하는 반도체 집적회로장치의 제조 방법.
  16. 특허청구의 범위 제15항에 있어서, 상기 제1 및 제2의 MISFET는 CMOS 구조를 마련하도록 하나의 반도체 기판내에 형성되는 반도체 집적회로장치의 제조 방법.
  17. 특허청구의 범위 제10항에 있어서, 상기 제1 및 제2의 MISFET는 CMOS 구조를 마련하도록 하나의 반도체 기판내에 형성되는반도체 집적회로장치의 제조 방법.
  18. 특허청구의 범위 제10항에 있어서, 또 N도전형인 상기 제1의 MISFET의 임계 전압을 조정하기 위해 불순물을 도입하는 공정과 상기 제1의 MISFET의 임계전압을 조정하기 위해 불순물을 도입하는 공정과는 분리되어 실행되는 상기 제3의 반도체 영역을 형성하는 공정을 포함하여, 상기 제1의 MISFET의 임계전압의 조정이 제3의 반도체 영역을 형성하는 공정과는 독립적으로 실행될 수 있는 반도체 집적회로장치의 제조 방법.
  19. 특허청구의 범위 제10항에 있어서, 상기 형성 공정은 CVD 법으로 기판의 전면에 절연막을 형성하고, 사이드월 스페이서를 형성하도록 반응성 이온에칭으로 절연막을 에칭하는 공정을 포함하는 반도체 집적회로장치의 제조 방법.
  20. (a) 반도체기판에 P형웰(4)와 N형웰(11)을 형성하는 공정, (b) 상기 N형웰(1 1)내의 표면에 P형인 제1의 반도체 영역(15)을 형성하는 공정, (c) 상기 N형웰내의 상기 제1의 반도체 영역(15)와 상기 P형웰상에 각각 형성되고, 그 각각이 대향하는 사이드월을 갖고 N형의 다결정 실리콘으로 되며, P형 및 N형 MISFET 각각의 제1 및 제2의 게이트 전극(12,5)를 형성하는 공정, (d) 상기 제2의 게이트전극(5)를 마스크로 사용하여 N형인 제1의 불순물을 도입하는 것에 의해, 상기 P형웰(4)에 제2의 반도체 영역(9)를 형성하는 공정, (e) 상기 제1 및 제2의 게이트전극과 상기 대향하는 사이드월상에 절연막을 형성하는 공정, (f) 반응성이온 에칭을 사용하여 상기 절연막을 에칭하는 것에 의해, 상기 제1 및 제2의 게이트전극의 사이드월상에 사이드월 스페이서(16, 6)을 형성하는 공정, (g) 상기 제2의 게이트전극(5)와 사이드월 스페이서(6)을 마스크로 사용하여 N형인 제2의 불순물을 도입하는 것에 의해, 상기 제2의 반도체 영역(9)보다 더큰 불순물 농도를 갖는 제3의 반도체 영역(8)을 상기 P형내에 형성하는 공정, (h) 상기 제1의 게이트전극(12)와 사이드월 스페이서(16)을 마스크로 사용하여 P형인 제3의 불순물을 도입하는 것에 의해, 상기 제1의 반도체 영역(15)와 일체이며 상기 제1의 반도체 영역보다 깊은 제4의 반도체 영역(13)을 형성하는 공정을 포함하는 P형 및 N형 MISFET를 갖는 반도체 집적회로 장치의 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61263137A (ja) * 1985-05-07 1986-11-21 Hitachi Ltd 半導体装置
EP0228815B2 (en) * 1985-12-04 1997-10-15 Advanced Micro Devices, Inc. Field effect transistors
JPS6473676A (en) * 1987-09-16 1989-03-17 Hitachi Ltd Semiconductor integrated circuit device
IT1223571B (it) * 1987-12-21 1990-09-19 Sgs Thomson Microelectronics Procedimento per la fabbricazione di dispositivi integrati cmos con lunghezze di porta ridotte
NL8802219A (nl) * 1988-09-09 1990-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
JP2849923B2 (ja) * 1989-06-05 1999-01-27 猛英 白土 半導体装置
JPH03232231A (ja) * 1990-02-08 1991-10-16 Toshiba Corp 半導体装置
US6656797B2 (en) * 2001-12-31 2003-12-02 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and ion implantation
CN101312187B (zh) * 2007-05-21 2011-07-13 中芯国际集成电路制造(上海)有限公司 半导体器件逻辑电路
CN101312193B (zh) * 2007-05-21 2011-07-13 中芯国际集成电路制造(上海)有限公司 半导体器件逻辑电路
JP5623898B2 (ja) * 2010-12-21 2014-11-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN104701356B (zh) * 2013-12-06 2018-01-12 无锡华润上华科技有限公司 半导体器件及其制备方法
TWI731700B (zh) * 2020-05-27 2021-06-21 新唐科技股份有限公司 具有埋層結構的高壓半導體裝置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5413779A (en) * 1977-07-04 1979-02-01 Toshiba Corp Semiconductor integrated circuit device
JPS5736856A (en) * 1980-08-15 1982-02-27 Hitachi Ltd Manufacture of complementary type insulated gate field effect semiconductor device
JPS57107067A (en) * 1980-12-25 1982-07-03 Fujitsu Ltd Manufacture of semiconductor device
JPS5972759A (ja) * 1982-10-20 1984-04-24 Toshiba Corp 半導体装置の製造方法
EP0113540A3 (en) * 1982-12-10 1985-06-05 Western Electric Company, Incorporated Improvements in or relating to semiconductor devices, and methods of making same
JPS6046804B2 (ja) * 1983-04-22 1985-10-18 株式会社東芝 半導体装置の製造方法

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HK69493A (en) 1993-07-23

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