KR930022719A - 클럭 스위칭회로 - Google Patents

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KR930022719A
KR930022719A KR1019920005824A KR920005824A KR930022719A KR 930022719 A KR930022719 A KR 930022719A KR 1019920005824 A KR1019920005824 A KR 1019920005824A KR 920005824 A KR920005824 A KR 920005824A KR 930022719 A KR930022719 A KR 930022719A
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윤성희
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김광호
삼성전자 주식회사
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

이 발명에 의한 클럭 스위칭회로는 셀렉트 입력이 변할 때, 제3, 제4낸드게이트를 인에이블 또는 디제이블되고자 하는 클럭 입력에 의해 만들어지게 됨으로써, 클럭 전환시 잘못된 전기적 신호(Glitch)가 발생하지 않아 상기 잘못된 전기적 신호에 의해 발생하는 시스템의 오동작을 방지할 수 있다.

Description

클럭 스위칭회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 이 발명에 따른 클럭 스위칭회르를 나타낸 블럭도.
제4도는 상기 제3도의 상세한 블럭도.
제5도는 상기 제4도의 동작상태를 나타낸 파형도이다.

Claims (5)

  1. EN 입력단에는 셀렉트(SEL)단이 인버터(11)와 제1낸드게이트(NA1)를 통해 연결되고 클럭단(CK) 에는 클럭 A(CLKA)단이 연결되어 상기 셀렉트신호에 의해 상기 EN 상기 입력단이 인에이블되면 상기 클럭 A(CLKA)에 의해 동기된 EN입력신호를 출력하는 제1동기부(31)와, EN 입력단에는 셀렉트(SEL)단이 제2낸드겡디트(NA2)를 통해 연결되고 클럭단(CK)에는 클럭 B(CLKB)단이 연결되어 상기 셀렉트신호에 의해 상기 EN 입력단이 인에이블되면 상기 클럭 B(CLKB)에 동기된 EN 입력신호를 출력하는 제2동기부(32)와, EN1 입력단에는 상기 제1동기부(31)의 출력단이 연결되고 A입력단에는 상기 클럭 A(CLKA)단이 연결되고 EN2입력단에는 상기 제2동기부(32)의 출력단이 연결되고 B입력단이 상기 클럭 B(CLKB)단이 연결되어 클럭 A(CLKA) 및 클럭 B(CLKB)를 선택출력하는 선택부(33)로 구성되는 클럭 스위칭회로.
  2. 제1항에 있어서, 상기 제1동기부(31)는, D입력단에는 상기 제1낸드게이트(NA1)의 출력단이 연결되고 클럭단(CK)에는 상기 클럭 A(CLKA)단이 인버터(12)를 통해 연결되고 로우 인에이블 셋핀(S)에는 리셋단(RESET)이 연결되고 D플립플롭(DF1)과, D 입력단에는 상기 D플립플롭(DF1)의 Q출력단이 연결되고 클럭단(CK)에는 상기 클럭 A(CLKA)단이 연결되고 로우 인에이블 셋핀(S)에는 리셋단(RESET)이 연결되고 Q출력단(Q1)은 제2낸드게이트(NA2)의 한 입력단으로 연결되는 D플립플롭(DF2)으로 구성되는 클럭 스위칭 회로.
  3. 제1항에 있어서, 상기 제2동기부(32)는, D입력단에는 상기 제2낸드게이트(NA2)의 출력단이 연결되고 클럭단(CK)에는 상기 클럭B(CLKB)단이 연결되고 로우 인에이블 리셋핀(R)에는 리셋단(RESET)이 연결되는 D플립플롭(DF3)과, D입력단에는 상기 D플립플롭(DF3)의 Q출력단이 연결되고 클럭단(CK)에는 상기 클럭B(CLKB)단이 연결되고 로우 인에이블 리셋핀(R)에는 리셋단(RESET)이 연결되고 Q출력단(Q2)은 상기 제1낸드게이트(NA1)의 한 입력단으로 연결되는 D플립플롭(DF4)으로 구성되는 클럭 스위칭 회로.
  4. 제1항에 있어서, 상기 선택부(33)는, 한 입력단에는 상기 클럭A(CLKA)단이 인버터(15)을 통해 연결되고 또다른 입력단에는 상기 제1동기부(31)의 D플립플롭(DF2)의 Q출력단이 연결되는 제3낸드게이트(NA3)와, 한 입력단에는 상기 클럭B(CLKB)단이 인버터(16)를 통해 연결되고 또다른 입력단에는 상기 제2동기부(32)의 D플립플롭(DF4)의 Q출력단이 연결되는 제4낸드게이트(NA4)와, 한 입력단에는 상기 제3낸드게이트(NA3)이 출력단이 연결되고 또다른 입력단에는 상기 제4낸드게이트(NA4)의 출력단이 연결되어 클럭 A(CLKA)와 클럭 B(CLKB)를 선택 출력하는 제5낸드게이트(NA5)로 구성되는 클럭 스위칭 회로.
  5. 제1항에 있어서, 상기 클럭 A(CLKA)는 상기 클럭 B(CLKB)을 2분주시킨 것을특징으로 하는 클럭 스위칭회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR92005824A 1992-04-08 1992-04-08 Cluck switching circuit KR950000244B1 (en)

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KR950000244B1 KR950000244B1 (en) 1995-01-12

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100460763B1 (ko) * 2000-12-30 2004-12-09 매그나칩 반도체 유한회사 클럭스위칭회로

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* Cited by examiner, † Cited by third party
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