KR930007488B1 - 반도체 집적회로 장치의 개량된 회로배열 - Google Patents

반도체 집적회로 장치의 개량된 회로배열 Download PDF

Info

Publication number
KR930007488B1
KR930007488B1 KR1019900016233A KR900016233A KR930007488B1 KR 930007488 B1 KR930007488 B1 KR 930007488B1 KR 1019900016233 A KR1019900016233 A KR 1019900016233A KR 900016233 A KR900016233 A KR 900016233A KR 930007488 B1 KR930007488 B1 KR 930007488B1
Authority
KR
South Korea
Prior art keywords
line
group
cell array
read
logic
Prior art date
Application number
KR1019900016233A
Other languages
English (en)
Other versions
KR910008420A (ko
Inventor
히데오 기꾸찌
데쓰 다니자와
Original Assignee
후지쓰 가부시끼가이샤
세끼사와 요시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 세끼사와 요시 filed Critical 후지쓰 가부시끼가이샤
Publication of KR910008420A publication Critical patent/KR910008420A/ko
Application granted granted Critical
Publication of KR930007488B1 publication Critical patent/KR930007488B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318516—Test of programmable logic devices [PLDs]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/27—Built-in tests
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

내용 없음.

Description

반도체 집적회로 장치의 개량된 회로배열
제1도는 시험회로를 가진 종래 반도체 집적회로 장치의 블록도.
제2a, 2b, 2c도는 종래의 배열과 본 발명의 제1실시예에 의한 개량된 배열을 나타낸 도.
제3a, 3b, 3c도는 종래의 배열과 본 발명의 제2실시예에 의한 개량된 배열을 나타낸 도.
제4a, 4b, 4c도는 생각할 수 있는 배열과 본 발명의 제3실시예에 의한 개량된 배열을 나타낸 도.
제5a, 5b, 5c도는 생각할 수 있는 배열과 제4c도에 표시한 배열의 변화를 나타낸 도.
제6a, 6b, 6c도는 생각할 수 있는 배열과 본 발명의 제4실시예에 의한 개량된 배열을 나타낸 도.
제7a, 7b, 7c도는 생각할 수 있는 배열과 본 발명의 제5실시예에 의한 개량된 배열을 나타낸 도.
제8도는 본 발명의 제1실시예의 전체구조를 나타낸 블록도.
제9a도와 9b도는 제8도에 사용한 특별기호와 해당 회로구성과의 관계를 나타낸 도.
제10도는 제8도에 표시한 열선택회로의 회로도.
제11도는 제8도에 표시한 열선택회로의 다른 구성을 나타낸 회로도.
제12도는 제8도에 표시한 열선택회로의 또다른 구성을 나타낸 회로도.
제13도는 제8도에 표시한 감지회로를 나타낸 회로도.
제14도는 제8도에 표시한 감지회로의 다른 구성을 나타낸 회로도.
제15a와 15b도는 본 발명의 실시예에서 사용한 논리셀의 1예를 나타낸 도.
제16a와 16b도는 본 발명의 실시예에서 사용한 논리셀의 다른예를 나타낸 도
제17a와 17b도는 스위칭소자의 역할을 하는 MOS 트랜지스터를 나타낸 도.
제18도는 본 발명의 제6실시예를 나타낸 블록도.
제19도는 적정수의 읽어내기선과 선택선을 얻기위한 절차일람표.
본 발명은 전반적으로 반도체 집적회로 장치의 회로배열에 관한 것이며, 더욱 상세하게는 매트릭스 프르빙 테스트에 적합한 게이트 어레이장치 또는 스탠다드셀 장치와 같은 반도체 집적회로장치의 회로배열의 개량에 관한 것이다.
복수의 열상으로된 논리셀 어레이로 각기 열내에 배열된 논리셀을 갖는 논리 LSI라고 일컬어지는 반도체 집적회로장치가 알려져 있다. 각 논리셀에는 하나 또는 그 이상의 모니터 포인트가 설정되어있고 논리셀은 연결선에 의해 상호 결합되므로서 소망하는 논리회로를 마련한다. 논리 LSI는 또한 열상으로된 기본셀 어레이를 갖고 각각 복수의 기본셀을 갖고 있다는 것이 알려져 있다.
최근의 조립기술의 발달로 인하여, 논리 LSI는 하나의 칩속에 엄청나게 증가한 수의 논리셀을 배열하는 것이 가능하게 되었다. 그래서, 현재 단일칩에 수십만개의 논리셀을 갖는 논리 LSI를 배열하는 것이 가능하다. 논리셀의 수가 증대함에 따라 논리 LSIs의 시험이 어려워진다. 따라서 논리 LSIs를 유효하고 능률적으로 시험하기 위해서 내장된 테스트 회로를 갖는 논리 LSIs가 제안되어 있다. 통상적으로, 논리 LSIs에 내장된 시험회로는 내부회로들의 양/불량 판단을 수행하고, 논리 디자인의 수정 그리고 결함분석등에 사용되어 왔다. 상기한 경우들은, 열상으로된 기본 어레이를 가진 논리 LSIs에 있어서는 사실이다.
일본 특개소 61-42934는 내장된 시험회로를 갖는 반도체 집적회로 장치를 제안하고 있다. 제1도는 이 제안된 장치의 개요를 나타낸 도이다. 복수의 논리셀 2가 반도체 칩 1위에 형성되어 있다. 내장된 시험회로는 행선택선 3, 열 읽어내기선 4, 스위치 소자 5, 행선택 링 카운터 6, 열 선택링 카운터 7, 데이터 셀렉타 8, 행선택 클록 입력단자 9, 열선택 클록 입력단자 10과 모니터 출력단자 11로 구성되어 있다. 논리셀 2는 소망하는 논리회로를 마련하기 위하여 사용자의 디자인이나 명세서에 의하여 상호 연결되어있다. 제1도에서는 단순화하기 위하여 상호연결은 도시하지 않았다.
논리셀 2의 출력단자들은 스위치소자 5를 경유 열 읽어내기선 4에 연결되어 있다 행선택 링 카운터 6은 행선택선 3의 하나를 선택하고, 열선택 링 카운터 7은 열선택선 3의 하나를 선택한다. 그래서 논리셀 2는 하나씩 선택된다. 선택된 논리셀 2의 출력단자의 논리상태는 데이타 셀렉터 8을 경유하여 모니터 출력단자 11로 출력한다. 이와같은 방식으로, 논리셀 2의 출력단자 상태에 대한 정보가 모니터 츨력단자 11에서 얻어지고 논리회로가 소망스럽게 정상적으로 작동하는지를 결정하는데 사용된다.
상기한 시험 방법을 매트릭스 프르빙 방법 또는 단순하게 MP방법이라 부른다. 매트릭스 프르빙 방법에 의하면 각 논리셀 2의 논리상태를 읽어내는 것이 가능하다. 이같이 종래의 플립플롭을 사용하는 스캔 패스방법에 비하여 논리회로의 디자인을 용이하게 할 수가 있다. 더하여 매트릭스 프르빙 방법의 신뢰도가 높다.
상기한 종래의 논리 LSIs는 행선택선 3이 각각의 행에 마련되고 열선택선 4가 각각의 열에 마련되어 있다. 이것이 곧 배선이 효율적으로 배열되지 못하고 상호연결선들의 형성을 때때로 방지하는 원인이 된다. 또 다른 문제는 각 행을 같은수의 논리셀을 가지며, 하나의 모니터 포인터를 갖고 있다는 데에서 생긴다.
이같은, 제1도에 도시한 배열은 여러가지 형태의 열상 논리셀을 갖고, 그 중의 하나 또는 그 이상의 논리셀이 다른 영역으로 배열되고, 각 논리셀 속에 하나 또는 그 이상의 모니터 포인트가 배열된 표준셀 어레이 장치에는 직접 적용할 수가 없다. 이와같은 스탠다드 셀 어레이장치를 제1도에 표시한 배열 개념으로 조립하기 위하여서는, 최다수의 모니터 포인트를 가진 하나의 논리셀 어레이에 마련된 모니터 포인트수와 같은 수의 열 읽어내기선을 마련하는 것이 필요하다. 그러나 이것은 많은수의 열 읽어내기선이 필요하게되어 논리셀 결합을 위한 상호연결선의 배치 디자인에 어려움을 주게된다.
본 발명의 일반적인 목적은 상술한 불편한 점들을 제거하기 위하여 반도체 집적회로 장치의 개량된 회로배열을 제공하고자 하는데 있다.
본 발명의 더욱 구체적인 목적은 선택선과 읽어내기선의 총수를 줄여서 마련하고, 매트릭스 프르빙 테스트의 작동을 위하여 마련된 기본 배선들에 의해 영향을 받지않고 상호연결선을 효율적으로 보낼 수 있게 반도체 집적회로 장치의 회로배열을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위해서는 논리셀 어레이를 열내에 배열하고, 각 논리셀 어레이는 복수의 논리셀을 갖고, 각 논리셀은 최소한 하나의 모니터 포인트를 갖고, 선택선은 해당하는 하나의 논리셀 어레이를 각각 지정하는 선택신호를 적재하고, 읽어내기선은 논리셀의 모니터 포인트의 논리상태를 표시하는 모니터 신호를 적재하고, 선택선과 읽어내기선이 마련되므로서 선택선과 읽어내기선의 총수는 논리셀 어레이 총계와 하나의 논리셀 어레이 안에 들어있는 모니터 포인트의 최대수의 총수보다 적게된다. 그리고 선택신호에 반응하여 논리셀의 모니터 포인트를 읽어내기선으로 연결하는 스위치소자등을 포함하는 반도체 집적회로 장치의 회로배열에 의해서 달성되었다.
앞에 기술한 본 발명의 목적은 또한 논리셀 어레이의 제1군이 열안에 배열되고, 각 논리셀 어레이가 제1방향으로 진행하고, 논리셀 어레이의 제2군이 열안에 배열되고, 제2군의 각 논리셀 어레이가 제1방향과 직각으로된 제2방향으로 진행하고 제1과 제2군이 제1 및 제2의 방향의 하나에서 나란히 위치를 잡고, 제1 및 제2군의 각 논리어레이는 복수의 논리셀을 가지며, 각 논리셀은 최소한 하나의 모니터 포인트를 갖고, 제1군의 선택은 제1군의 논리셀 어레이를 위하여 마련되고, 선택선은 해당하는 하나의 논리셀 어레이를 각각 지정하는 선택신호를 적재하고, 제1군의 선택선수가 제1군의 논리셀 어레이수보다 많고, 제1군의 읽어내기선이 제1군의 논리셀 어레이를 위하여 마련되고, 제1군의 읽어내기선이 제1군의 논리셀 어레이의 논리셀의 모니터 포인트의 논리상태를 표시하는 모니터신호를 적재하는 것등을 포함하며, 또한 본 회로배열은 제2군의 선택선이 재2군의 논리셀 어레이를 위하여 마련되고 제2군의 읽어내기선을 해당하는 하나의 제2군 논리셀 어레이를 각각 지정하는 선택신호를 적재하고, 제2군의 읽어내기선은 제2군의 논리셀 어레이를 위하여 마련되고, 제2군의 읽어내기선은 제2군의 논리셀 어레이의 논리셀의 모니터 포인트의 논리상태를 표시하는 모니터 신호를 적재하며, 제2군의 읽어내기선의 수는 제2군의 논리셀 어레이수보다 많다. 제1군의 스위치소자는 제1군의 선택선에 의해 보내진 선택신호에 반응하여 제1군의 논리셀 어레이의 논리셀의 모니터 포인트를 제1군의 읽어내기선에 연결한다. 그리고 제2군의 스위치 소자는 제2군의 선택선에 의해서 운송된 선택신호에 반응하여 제2군의 논리셀 어레이의 논리셀의 모니터 포인트를 제2군의 읽어내기선에 연결하는 것들을 포함한 반도체 집적회로 장치의 회로배열에 의해서 이루어졌다.
본 발명의 상술한 목적은 또한 다음과 같은 것을 포함한 반도체 집적회로장치의 회로배열에 의해서 달성되었는데, 즉, 기본셀 어레이는 열속에 배열되고, 각 기본셀 어레이는 복수의 기본셀을 가지며, 각각의 기본셀은 하나의 모니터 포인트를 갖고 각 기본셀은 동일한 패턴을 갖는다. 복수의 선택선이 각각의 기본셀 어레이를 위하여 마련되고, 하나의 해당 기본셀 어레이를 지정하는 선택신호를 운반한다. 읽어내기선은 기본셀의 모니터 포인트의 논리상태를 표시하는 모니터신호를 운반한다. 그리고 스위치소자는 선택신호에 반응하여 기본셀의 모니터 포인트를 읽어내기선에 연결한다.
본 발명의 기타목적, 특징 및 이점등은 유첨한 도면을 참조하면서 다음과 같은 설명으로서 더욱 확실하게 될 것이다.
본 발명의 제1실시예를 제2a, 2b, 2c도를 참조하여 기술한다. 제2a도를 보면 두개의 열상 논리셀 어레이 12와 13이 연속에 배열되어 있다. 논리셀 어레이 12와 13은 각각 복수의 논리셀 14로 구성되어 있다. 논리셀은 하나의 단위 회로로 정의되며, 그 자체가 논리기능을 마련하고 논리회로를 형성하는데 사용된다.
논리셀의 예로서는 NOT회로, AND회로, OR회로, 복합게이트회로, 가산기회로, 해독회로, 래치회로, 플립플롭, 시프트 레지스터와 카운터 등이다.
논리셀 어레이 12는 두개의 논리셀 14를 갖고, 논리셀 어레이 13은 네개의 논리셀 14를 갖는다. 논리셀 어레이 12는 두개의 모니터 포인트 15를 갖고, 논리셀 어레이 13은 네개의 모니터 포인트 15를 갖는다. 선택선은 논리셀 어레이 12, 13과 병행하여 진행하고, 읽어내기선은 논리셀 어레이 12, 13의 진행방향과 직각으로 진행하고 있다.
제2b도를 보면, 종래의 구성을 표시한 도로서 제2a도에 표시한 배열의 실현을 도시하고 있다. 제2b도에서, 두개의 선택선 16과 네개의 읽어내기선 17은 서로 인접한 논리셀 어레이 12와 13에 대하여 마련되어 있다. 더욱 상세하게는, 두개의 선택선 16은 논리셀 어레이 12와 13 각각에 마련되어 있다. 읽어내기선 17은 논리셀 어레이 12보다 수가 많은 논리셀 어레이 13의 모니터 포인트와 동수로서 마련되어 있다. n-채널전계효과 트랜지스터를 형성한 스위치 소자 18은 각 모니터 포인트 15와 해당 읽어내기선 17 사이에 마련되어 있다. 즉, 두개의 스위치 소자는 논리셀 어레이 12에 마련되어 있고 네개의 스위치 소자는 논리셀 어레이 13에 마련되어 있다. n-채널 전계효과 트랜지스터 대신에 p-채널 전계효과 트랜지스터 또는 바이폴라 트랜지스터의 사용도 가능하다. 이하 전계효과 트랜지스터는 단순히 MOS 트랜지스터로 호칭한다.
제2c도를 보면, 본 발명의 제1실시예에 해당하는 배열을 도시하고 있다. 본 발명의 제1실시예에 의하면 논리셀 어레이 12와 13보다 많은수의 선택선 16이 마련된다. 제2c도에서는, 세개의 선택선 16이 두개의 논리셀 어레이 12와 13에 마련되어 있다. 좀더 구체적으로 말하면, 한개의 선택선 16이 논리셀 어레이 12에 마련되어 있고, 두개의 선택선 16이 논리셀 어레이 13에 마련되어 있다. 일반적으로, 각 논리셀 어레이의 선택선 16의 총수는 해당하는 각 논리셀 어레이의 모니터 포인트 15수 혹은 총수 근사치의 절반이다. 그리고 읽어내기선 17의 총수는 모니터 포인트 최대수 혹은 총수 근사치의 절반이다. 이 결과, 읽어내기선 17을 두개 마련하므로서 충분하다. 선택선 16과 읽어내기선 17의 총수는 제2b도에 도시한 종래의 배열에 의한 수보다 하나가 적다. 논리셀 어레이 13의 좌측에 있는 두개의 MOS 트랜지스터 18은 각 모니터 포인트 15와 드레인 연결이 되어있고, 각 읽어내기선 17과 소스연결이 되고, 각 선택선 16과 게이트 연결이 되어있다.
상술한 바와 같이, 본 발명의 제1실시예에 의하면, 선택선 16과 읽어내기선 17의 총수가 논리셀 어레이와 동수인 선택선 16과 최대의 모니터 포인트수를 가진 논리셀 어레이의 모니터 포인트의 총수보다 적은수로 가능하다는 것이다.
다음으로 본 발명의 제2의 실시예를 제3a, 3b, 3c도를 인용하면서 기술한다. 이 도면중에서 제2a, 2b, 2c도와 동일한 부분에 대해서는 동일한 참조번호를 붙였다. 제3a도를 보면, 본 발명의 제2실시예에서는 읽어내기선이 논리셀 어레이 12, 13과 평행으로 진행하고 선택선은 논리셀 어레이의 진행방향과 직각으로 진행하는 배열을 갖는다.
제3b도는 제3a도에 도시한 배열의 실현을 위한 종래의 구조를 나타내고 있다. 두개의 읽어내기선 17이 각 열 셀 어레이 12와 13을 위하여 마련돠고, 논리셀 어레이 13의 네개의 모니터 포인트에 해당하는 네개의 선택선이 마련되어 있다. 종래의 배열은 하나의 논리셀 어레이가 갖는 모니터 포인트의 최대수와 같은수의 선택선 16과 논리셀 어레이 12와 13의 총수와 동일한 수의 읽어내기선 17이 필요하다.
제3c도를 보면 본 발명의 제2실시예에 의한 상기 배열을 나타내고 있다. 제2실시예에 의하면, 논리셀 어레이의 수보다 많은 수의 읽어내기선이 마련되어 있다. 제3c도에 표시한 바와 같이, 세개의 읽어내기선 17이 두개의 논리셀 어레이 12와 13에 마련되어 있다. 보다 구체적으로는, 한개의 읽어내기선 17이 논리셀 어레이 12에 마련되고, 두개의 읽어내기선 17이 논리셀 어레이 13에 마련되어 있다. 그리고 두개의 선택선 16이 논리셀 어레이 12와 13에 마련되어 있다. 따라서 읽어내기선 17과 선택선 16의 총수는 5개이며(제3c참조) 이는 제3b도에 표시한 읽어내기선 17과 선택선 16의 총수보다 한개가 적은 것이다. 일반적으로, 각 논리셀 어레이의 읽어내기선 17의 읽어내기선 17의 수는 해당하는 각 논리셀 어레이의 모니터 포인트 15의 수 또는 전체수 근사치의 절반이고, 선택선 16의 총수는 모니터 포인트 15의 최대수 또는 전체수 근사치의 절반이 된다. 본 발명의 제2실시예에서는 이와같은 방법으로, 선택선 16과 읽어내기선 17의 총수가 논리셀 어레이 수와 동수인 선택선 16과 최대수의 모니터 포인트를 가진 논리셀 어레이의 모니터 포인트수와의 총수보다 적게할 수가 있다.
논리셀 어레이 13의 좌측에 위치한 두개의 MOS 트랜지스터는 각 모니터 포인트 15와 드레인수로 연결되고, 각 읽어내기선 17과 소스연결되고 각 선택선 16과 게이트 연결되어 있다.
다음으로 본 발명의 제3실시예를 제4a, 4b, 4c도를 참조하면서 기술한다. 이 도면중에서 앞서의 도면과 동일한 부분에 대해서는 동일한 번호를 붙였다. 제4a도에서 보는 바와 같이, 두개의 논리셀 어레이 19와 20으로 구성된 제1논리 어레이군 21과 두개의 논리셀 어레이 22와 23으로 구성된 제2논리셀 어레이군 24의 배열을 도시하고 있다. 제1군 21의 논리셀 어레이 19와 20은 제2군 24의 논리셀 어레이 22와 23의 진행방향에서 직각으로 진행하고 있다. 선택선은 논리셀 어레이 19와 20과 평행으로 진행하고 읽어내기선은 논리셀 어레이 22, 23과 평행하여 진행한다. 제1 및 제2군 21, 24는 선택선의 진행방향으로 나란히 위치한다.
제4b도는 제4a도에 도시한 배열의 실현을 위하여 생각할 수 있는 구조를 도시한 것이다. 제4b도의 구조에서 선택선은 제1군 21의 논리셀 어레이중에서 큰수와 동일한 수와 최대수의 모니터 포인트를 가진 제2군 24의 논리셀 어레이의 모니터 포인트 수가 필요하다. 제4a도의 배열을 보면, 제1군 21은 두개의 논리셀 19와 20을 갖고 제2군 24에 연결된 모니터 포인트의 최대수는 네개이다. 이같이, 제4b도에 도시한데로, 네개의 선택선 16이 제2군 21, 22에 마련되어 있다. 더하여 제4b도에 표시한 구성에서는 최대수의 논리셀을 갖는 제1군 21의 논리셀 어레이의 모니터 포인트수와 제2군 24의 논리셀 어레이수의 총수와 동수의 선택선이 필요하다. 제4a도에 도시한 구성을 보면, 제1군 21에 연결된 모니터 포인트의 최대수는 네개이다. 그리고 제2군 24는 두개의 논리셀 어레이 22와 23을 갖고 있다. 이와같이 제4b도에서는 여섯개의 읽어내기선 17이 마련되어 있다.
제4c도에서는 본 발명의 제3실시예에서 실현코자 하는(제4a도 참조) 구성을 도시하고 있다. 제3실시예에 의하면, 제1군 21의 논리셀 어레이보다 더 많은 선택선과 제2군 24의 논리셀 어레이 보다 더 많은 읽어내기선이 마련되어 있다. 두개의 선택선 16이 논리셀 어레이 20에 마련되고, 두개의 읽어내기선 17이 논리셀 어레이 23에 마련되어 있다. 제4c도의 배열은 세개의 선택선 16과 다섯개의 읽어내기선 17을 갖는다. 즉, 제4c도의 선택선 16과 읽어내기선 17의 총수는 제4b도의 선택선 16과 읽어내기선 17의 총수보다 두개가 적다.
논리셀 20의 좌측에 위치한 두개의 MOS 트랜지스터 18은 각 모니터 포인트와 드레인 연결되었고, 해당 읽어내기선 17과 소스 연결되었고, 각 선택선 16과 게이트 연결되어 있다. 논리셀 어레이 23의 상부에 위치한 두개의 MOS 트랜지스터 18은 각 모니터 포인트 15에 드레인 연결되고 각 읽어내기선 17에 소스 연결되고 해당선택선 16에 게이트 연결되어 있다.
제3실시예에 의하면, 선택선 16과 읽어내기선 17의 총수는 제4b도에 도시한 이들선의 총수보다 두개를 적게 할 수가 있다.
이제 본 발명의 제3실시예의 변형한 것을 제5a, 5b, 5c도를 참조하면서 기술코자한다. 제5a도에 도시한 바와 같이, 제1 및 제2군 21, 24는 읽어내기선 17의 진행방향에 나란히 위치하고 있다. 제5b도를 보면, 여기에는 제5a도에 도시한 배열의 실현을 위한 생각할 수 있는 구조가 도시되어 있다. 제5b도의 배열에서는 제1군 21의 논리셀 어레이 19, 20과 동수의 선택선 16을 갖고, 최대수의 모니터 포인트를 가진 제2군 24의 논리셀 어레이의 모니터 포인트 15의 수와 동수의 선택선을 갖는다. 제5b도에 도시한 배열에서는 논리셀 어레이 23은 최대수의 모니터 포인트 15를 갖는다. 이같이 하여, 읽어내기선 17의 총수는 6이되고, 더우기, 제5b도에 도시한 배열에서는 읽어내기선 17의 최대수의 모니터 포인트를 가진 논리셀 어레이 23의 모니터 포인트 15와 동수인 네개를 갖는다. 따라서 제5b도에 도시한 선택선 16과 읽어내기선 17의 총수는 10이 된다.
제5c도는 본 발명의 제3실시예의 변형에 따른 구조를 도시한 것이다. 제5c도에 도시한 구조에서는 단지 다섯개의 선택선 16과 세개의 읽어내기선 17만을 갖는다. 따라서 이 도면에서 사용한 선택선 16과 읽어내기선 17의 총수는 8이며 이는 제5b도의 구성에서 보다 두개가 적은 것이다. 더욱 구체적으로는, 제1군 21은 논리셀 어레이 19와 20(두개)보다 많은 선택선 16(세개)을 가지며, 제2군 24는 논리셀 어레이 22와 23(두개)보다 많은 읽어내기선 17(세개)을 갖는다.
논리셀 어레이 20의 좌측에 위치한 두개의 MOS 트랜지스터 18은 각 모니터 포인트 15와 드레인 연결되고, 해당 읽어내기선 17과 소스 연결을 갖고, 각 선택선 16과 게이트 연결되어 있다. 논리셀 어레이 23의 상부에 위치한 두개의 MOS 트랜지스터는 각 모니터 포인트 15와 드레인 연결되고, 각 읽어내기선 17과 소스 연결되고, 해당 선택선 16에 게이트 연결되어 있다.
다음에는 본 발명의 제4실시예를 제6a, 6b, 6c도를 참조하여 기술한다. 제6a도를 보면 두개의 기본셀 어레이 26이 각각 복수의 기본셀 25을 갖는다. 또 각 기본셀 25는 하나의 모니터 포인트 15를 갖는다. 선택선은 기본셀 어레이 26의 진행방향으로 진행하며 읽어내기선은 기본셀 어레이 26의 진행방향과 직각의 방향으로 진행한다. 하나의 기본셀은 동일한 패턴을 가진 트랜지스터군의 하나의 구성단위이다.
제6b도를 참조하면, 여기에는 제6a도에 표시한 배열의 실현을 위하여 생각할 수 있는 구조를 도시하고 있다. 각 기본셀 어레이 26에는 두개의 선택선 16이 마련되어 있고, 기본셀 어레이 26의 각 기본셀 25에는 읽어내기선 17이 마련되어 있다. 기본셀 25의 모니터 포인트 15와 읽어내기선 17 사이에는 n-채널형 MOS 트랜지스터로 형성된 스위치 소자 18이 각각 마련되어 있다. MOS 트랜지스터 18의 게이트는 해당하는 선택선 16에 연결되어 있다. 하나의 선택선 16이 하나의 기본셀 어레이 26에 마련되고, 하나의 읽어내기선 17이 하나의 기본셀 25에 마련되어 있다. 이같이 하여, 배선영역 61을 인접한 기본셀 25 사이에 마련하는 것이 필요하다.
제6c도에는 본 발명의 제4실시예에 해당하는 구조를 도시하고 있다. 본 발명의 제4실시예에 의하면, 복수의 선택선이 각 기본셀 어레이 26에 각각 마련되어 있다. 제6b도의 배열에서는, 두개의 선택선 16이 각 기본셀 어레이 26에 마련되어 있다. 한편, 하나의 읽어내기선 17이 두개의 인접한 기본셀 25로 구성된 군 60(게이트 회로)마다에 배열되어 있다. 이 두개의 인접한 기본셀 25는 어떤 배선없이 서로 가까우며, 따라서 배선영역 61은 인접한 군 사이에 마련된다. 이같이 하여서, 제6b도에 도시한 읽어내기선 17수의 절반의 수로서 제6a도에 도시한 배열의 구성이 충분히 가능한 것이다. 또한 상술한 배열은, 감축된 수의 배선영역 61을 마련하는 것이 가능하다.
각 군 60의 두 기본셀 25중 하나에 마련된 MOS 트랜지스터 18은 해당 모니터 포인트 15에 드레인 연결되고, 고려된 군에 연결된 두개의 읽어내기선 17중 해당하는 하나에 소스 연결되고, 해당하는 하나의 선택선 16에 게이트 연결되어 있다. 더우기, 동일군 60의 다른 기본셀 25에 마련된 MOS 트랜지스터 18은 해당 모니터 포인트 15에 드레인 연결되고, 읽어내기선 17에 소스 연결되고, 그리고 다른 선택선 16에 게이트 연결되어 있다. 제6c도에 도시한 배선영역 61의 길이는 제6b도에 도시한 두개의 배선영역 61의 합친 길이보다 적다. 또한 읽어내기선 17을 논리셀 14위에 마련하는 것도 가능하다.
제7a, 7b, 7c를 참조하면서 본 발명의 제5실시예를 기술코자 한다. 이 도면에서 전술한 도면과 동일한 부분에 대해서는 동일번호를 붙인다. 제7a도에 도시한 배열을 보면, 기본셀 어레이 26의 진행방향과 동일한 방향으로 읽어내기선이 진행하고, 선택선은 기본셀 어레이 26의 상호간격 사이방향으로 진행한다.
제7b도는 제7a도에 도시한 배열구성에 대하여 생각할 수 있는 구조를 나타낸 것이다. 두개의 읽어내기선 17이 두개의 기본셀 어레이 26에 마련되고, 선택된 16은 기본셀 어레이 26의 해당 기본셀 25에 마련되어 있다. MOS 트랜지스터 18은 읽어내기선 17과 기본셀 25 사이에 각각 마련된다. MOS 트랜지스터 18의 게이트는 해당 선택선 16에 연결되어 있다. 배선영역 61은 각각 인접한 기본셀 25 사이에 마련되어 있다.
제7c도에는 본 발명의 제5실시예에 의한 제7a도에 도시한 배열을 실현하기 위한 해당구조가 도시되어 있다. 두개의 인접한 기본셀 25는 게이트회로 60을 형성하기 위하여 군을 이루고, 매군마다 하나의 선택선이 배열되었다. 두개의 읽어내기선 17이 각 기본셀 어레이 26에 마련되어 있다. 제5실시예에 의하면, 선택선 16의 수를 제7b도에 표시한 선택선 16의 수의 절반으로 하고 또한 감축한 배선영역 61을 사용하는 것이가능하다.
매군의 두개의 기본셀 25중의 하나에 연결된 MOS 트랜지스터 18은 해당 모니터 포인트 15에 드레인 연결되고, 두개의 읽어내기선 17중의 하나에 소스연결되어 있고, 고려중인 군에 연결된 두개의 선택선 16중의 하나에 게이트 연결되어 있다. 이와 유사하게, 다른 기본셀 25에 연결된 MOS 트랜지스터 18은 해당 모니터 포인트 15에 드레인 연결되고, 다른 읽어내기선 17에 소스연결되고, 다른 선택선 16에 게이트 연결되어 있다. 선택적으로, 선택된 16과 읽어내기선 17의 형성없이, 각 게이트 회로 60에 하나 또는 그 이상의 모니터 포인트 15를 배열하고 기본셀 25위에 읽어내기선 17을 마련하므로서 게이트 회로 60의 형성이 역시 가능하다.
제8도는 상술한 본 발명의 제1실시예에 의한 반도체 집적회로 장치의 전제구조를 도시한 것이다. 제8도의 장치에는 반도체 집적회로 칩 27과 논리셀 28, 열상 논리셀 어레이 29와 그리고 모니터 포인트 30을 갖는다. 시험회로는 시간 제어회로 31과 논리셀 어레이 선택회로 32와 어레이 선택선 33과 n-채널 MOS 트랜지스터 34와 읽어내기선 35와 센스회로 36과 모니터 출력단자 37로 구성되어 있다. 제8도에서, MOS 트랜지스터 34는 간소화하기 위하여 특별기호로 표시하고 있다. 특별기호와 해당회로의 관계는 제9a도와 9b도에 도시하였다.
시간 제어회로 31은 어레이 선택회로 32와 센스회로 36의 작동시간을 제어한다. 이 목적을 위하여, 시간 제어회로 31은 제10도에 도시한 바와 같이, 클리어 신호 CLR, 클록신호 CK, 로드신호 LD와 데이타 D0, D1, D2,…로 구성된 로드 데이타를 발생한다.
제10도는 어레이 선택회로 32의 회로도이다. 도시한데로, 어레이 선택회로 32는 어드레스 카운터 38과 어드레스 디코더 39로 구성되어 있다. 어드레스 디코더 39는 NAND회로군 40과 인버터군 41로 구성되어 있다. 어드레스 카운러 38은 클리어신호 CLR에 의해서 클리어되어, 클록신호 CK의 카운트를 시작한다. 어드레스 카운터 38이 매번 클록신호 CK를 카운트할때 마다 제10도에 표시한 어드레스 비트 A0, A1, A2,… 로 구성된 어드레스를 출력한다. 또한 로드신호 LD를 어드레스 카운터 38에 입력하고 로드데이타 D0, D1, D2,…를 그안에 부하하는 것도 가능하다. 그리하여, 어드레스 카운터 38은 특별 어드레스를 출력한다. 이같이 하여 발생한 어드레스는 NAND회로군 40에 공급된다.
선택적으로, 제8도에 도시한 어레이 선택회로 32를 제11도에 표시한 링 카운터 42에 의해서 형성하는 것도 또한 가능하다. 링 카운터 42는 종속된 D-형 플립플롭 44 내지 47과 OR회로 48과 AND회로 49로서 구성되어 있다 플립플롭 44-47의 출력단자 Q는 AND회로 49의 입력단자에 연결되어 있다. AND회로 49의 출력단자는 최종단계의 플립플롭 47의 출력단자 Q에 연결되는 또다른 입력단자를 가진 OR회로 48의 입력단자에 연결되어 있다. OR회로 48에 의해서 발생한 출력신호는 첫단계의 플립플롭 44에 귀환한다. 플립플롭 44 내지 47의 출력신호는 어레이 선택선 33에 공급된다.
제12도는 또다른 링카운터 43을 도시하고 있다. 제12도에서는 제11도와 동일한 부분에 대해서는 동일번호를 붙었다. D-형 플립플롭 50은 제11도의 AND회로 49를 대체한 것이다.
제13도는 제8도에 도시한 센스회로 36의 회로도이다. 제8도의 센스회로 36은 읽어내기선 35와 시프트 레지스터 52에 연결된 센스 증폭기 53의 하나의 군 51로 구성되어 있다. 시프트 레지스터 52는 병열에서 직열로의 변화기능을 가지며, 센스 증폭기 53과 동수의 입력단자를 갖는다. 모니터 출력단자 37은 시프트 레지스터 52의 출력단자에서 연결되어 있다. 시프트 레지스터 52는 클록신호와 시프트/래치 선택신호와 동기하여 작동하고, 이들 신호는 제8도에 도시한 시간 제어회로 31에 의해 발생된다.
감지회로 36은 제14도와 같이 또한 형성된다. 제14도의 감지회로 36은 센스 증폭기 53, 데이타 압축 가산기 54와 시프트 레지스터 52로서 구성된다. 데이타 압출회로 54는 센스 증폭기 53과 시프트 레지스터 52 사이에 들어가서, 데이타 압축 부하절차에 의한 센스증폭기 53으로부터 감지된 신호들을 진행시킨다.
제15a도는 논리셀 28의 한예인 두개의 입력 NAND회로의 회로도이고, 제15b도는 제15a도에 도시한 회로 패턴의 평면도이다. 제15a도에 도시한 NAND회로는 두개의 P-채널 MOS 트랜지스터 55와 56 그리고 두개의 n-채널 MOS 트랜지스터 57과 58에 의해 구성되어 있다. 출력신호 X는 두개의 입력신호 "a"와 "b" 사이에서 NAND작동을 하므로서 얻을 수 있다. 모니터 출력신호는 MOS 트랜지스터 34를 경유 모니터 출력단자 37에 출력된다. 제15a도에 도시한 NAND회로는 양전력공급선 VDD와 음전력공급선 VSS사이에 연결되어 있다.
제16a도는 논리셀 28의 한예인 D-형 플립플롭의 회로도이다. 두개의 모니터 포인트 30은 제16a도에 도시한 플립플롭안에 마련되어 있다. 두개의 모니티 출력신호는 두개의 n-채널 MOS 트랜지스터 34를 경유하여 모니터 포인트 30으로부터 각각 얻는다. 모니터 포인트 30은 제16b도에 도시한 것과 같이 자리잡고 있다.
제17a도는 상술한 스위치 소자 18과 같은 기능을 하는 n-채널 MOS 트랜지스터 34를 도시한 것이다. 제17a도에서 전기한 수와 동일한 부분은 동일한 수를 부여하였다. 재17a도에서 보는 바와 같이, MOS 트랜지스터 34는 논리셀 28의 일부분으로서 조립되었다.
제17b도는 MOS 트랜지스터 34가 논리셀 28로부터 별개의 것으로 조립된 배열을 도시한 것이다. 논리셀 28의 모니터 포인트 30은 논리셀을 상호연결하는데 사용한 금속하부층 59를 경유하여 MOS 트랜지스터 34에 연결되어 있다. 이 배열은 배선의 효율성을 실현하고 논리셀 28의 상호 연결을 위해 마련된 상호연락선에 큰 자유도를 마련한다. 예로서, MOS 트랜지스터를 적절한 점에 위치하게 하므로서 읽어내기선 35가 굴절하지 않고 직선으로 진행할 수가 있다. 이것은 상호 연락선에 자유도를 증대시킨다.
다음으로 제18도를 참조하면서 본 발명의 제6실시예를 기술한다. 제18도에 도시한 반도체 집적회로 장치는 열상으로 된 논리셀 어레이 62와 63, 읽어내기선 64, 선택선 65, 메가셀 66, 선택회로 67, 감지회로 68과 제어회로 69로 구성되어 있다. 논리셀 어레이 62는 횡방향으로 진행하고, 논리셀 어레이 63은 횡방에 직각으로 진행하고 있다. 읽어내기선 64와 선택선 65는 논리셀 어레이 62와 63의 진행방향을 따라서 진행하고 있다. 이 배열은 상술한 본 발명의 실시예와는 다른 것이다. 읽어내기선 64는 감지회로 68에 연결되고, 선택선 65는 선택회로 67에 연결되어 있다. MOS 트랜지스터 18과 같은 스위치 소자는 읽어내기선 64와 모니터 포인트 15 사이에 연결되어 있으나, 간략화하기 위하여 이들 스위치 소자들은 도시하지 않았다. 읽어내기선 64와 선택선 65는 논리셀 어레이 62와 63의 끝부분에서 굴절하여 이들선이 메가셀 66 주위를 돈다. 읽어내기선 64는 도면 좌측의 논리셀 어레이 62에 연결되고, 논리셀 어레이 63은 상호연결이 되어있다. 메가셀 66은 블록상의 회로로서 메모리와 배율기와 같은 아날로그 회로를 포함하고 있다. 메가셀 66은 읽어내기선 64를 경유하여 감지회로 68에 연결된 모니터 포인트를 최소한 하나를 갖고 있다. 메가셀 66은 또한 선택선 65를 경유하여 선택회로 67에 연결되어 있다. 제어회로 69는 외부회로로 부터의 모니터 제어신호를 입력하고 선택회로 67과 감지회로 68을 제어한다. 모니터 출력신호는 감지회로 68로부터 출력한다. 제19도는 컴퓨터 계산절차에 의해서 어떻게 적정수의 읽어내기선과 선택선을 얻는가를 제2a도에 도시한 배열을 예로하여 표시한 것이다.
단계 101에서는 제2b도에서 종래기술에 의해서 얻은 읽기내기선 수, Ns와 선택선 수, Np를 계산하였다. 단계 102에서는가 계산되었다. 단계 103은 각 열상 논리셀 어레이에서의 모니터링에 요구되는 모니터 포인트를 검사하고, 최대의 모니터 포인트, maxN과 최소의 모니터 포인트, minN을 얻는다. 단계 104는 청감보정기능, Er와 Es로서 칩상의 배치도에 영향을 주는 읽어내기선과 선택선의 경로선택을 보인다. 단계 105에서는, 단계 101, 102, 103과 104에서 얻은 결과를 이용하여서 적정수의 읽어내기선과 적정수의 선택선을 계산하었다.
본 발명은 특히 기술한 실시예에 국한되는 것이 아니며, 본 발명의 범위에서 벗어나지 않고 변화와 수정을 할 수가 있다.

Claims (18)

  1. 논리셀 어레이(12, 13, 62, 63)가 열내에 배열되고, 각 논리셀 어레이는 복수의 논리셀(14)를 가지며, 전기한 각 논리셀은 최소한 하나의 모니터 포인트(15)를 갖고; 선택선(16, 65)은 선택신호를 적제하고 각신호는 전기한 논리셀 어레이의 해당하는 하나를 명시하고; 읽어내기선(17, 64)는 모니터 신호를 적재하고, 전기한 논리셀의 모니터 포인트의 논리상태를 표시하고; 그리고 스위치 소자(15)는 전기한 논리셀의 모니터 포인트를 전기한 선택신호에 반응하여 전기한 읽어내기선에 연결하고, 전기한 선택선과 전기 읽어내기선이 마련되어서 전기한 선택선과 읽어내기선의 총수가 전기한 논리셀 어레이 수와 전기한 하나의 논리셀 어레이에 포함된 모니터 포인트의 최대수의 총수보다 적은 것을 특징으로 하는 것을 포함하는 반도체 집적회로 장치의 회로 배열.
  2. 청구범위 제1항에 있어서, 전기한 각 논리셀 어레이(12, 13)이 제1방향으로 진행하고; 전기한 선택선(16)이 제1방향으로 진행하고; 전기한 읽어내기선(17)이 제1방향과 직각으로된 제2방향으로 진행하고; 전기한 각 논리셀 어레이의 선택선수가 해당하는 하나의 논리셀 어레이의 모니터 포인트 수 또는 그 총수 근사치의 절반이고, 그리고 읽어내기선의 총수가 전기한 모니터 포인트의 최대수 혹은 그 총수 근사치의 절반이 되는 것을 특징으로 하는 회로 배열.
  3. 청구범위 제1항에 있어서, 전기한 각 논리셀 어레이(12, 13)이 제1방향으로 진행하고; 전기한 읽어내기선(17)이 제1방향으로 진행하고; 전기한 선택선(16)이 제1방향과 직각인 제2방향으로 진행하고; 전기한 각 논리셀 어레이의 읽어내기선의 수가 해당하는 하나의 논리셀 어레이의 모니터 포인트 수 혹은 총수 근사치의 절반이고; 그리고 선택선의 수가 모니터 포인트의 최대수 혹은 그 총수 근사치의 절반이 되는 것을 특징으로 하는 회로 배열.
  4. 청구범위 제1항에 있어서, 전기한 각 논리셀 어레이(12, 13)이 제1방향으로 진행하고; 전기한 선택선(16)이 제1방향으로 진행하고; 전기한 읽어내기선(17)이 제1방힝과 직각인 제2방향으로 진행하고; 전기한 논리셀 어레이가 첫째 모니터 포인트와 둘째 모니터 포인트를 갖는 첫째 논리셀 어레이를 포함하고; 전기한 선택선이 전기한 첫째 논리셀 어레이에 마련된 첫째 선택선과 둘째 선택선을 포함하고; 전기한 읽어내기선이 전기한 첫째 논리셀 어레이에 마련된 첫째 읽어내기선을 포함하고; 전기한 스위치 소자(18)가 전기한 첫째 선택선에 의해 선택된 첫째 트랜지스터와 전기한 둘째 선택선에 의해 선택된 둘째 트랜지스터를 포함하고; 전기한 첫째 모니터 포인트가 전기한 첫째 트랜지스터를 경유하여 전기한 첫째 읽어내기선에 결합하고; 그리고 전기한 둘째 모니터 포인트가 전기한 둘째 트랜지스터를 경유하여 전기한 첫째 읽어내기선에 결합하는 것을 특징으로 하는 회로 배열.
  5. 청구범위 제1항에 있어서, 전기한 각 논리셀 어레이(12, 13)이 제1방향으로 진행하고; 전기한 읽어내기선(17)이 제1방향으로 진행하고; 전기한 선택선(16)이 제1방향과 직각인 제2방향으로 진행하고; 전기한 논리셀 어레이가 첫째 모니터 포인트와 둘째 모니터 포인트를 갖는 첫째 논리셀 어레이를 포함하고; 전기한 읽어내기선이 전기한 첫째 논리셀 어레이에 마련된 첫째 읽어내기선과 둘째 읽어내기선을 포함하고; 전기한 선택선이 전기한 첫째 논리셀 어레이에 마련된 첫째 선택선을 포함하고; 전기한 스위치 소자(18)가 전기한 첫째 선택선에 의해 선택된 첫째 트랜지스터와 전기한 첫째 선택선에 의해 선택된 둘째 트랜지스터를 포함하고; 전기한 첫째 모니터 포인트가 전기한 첫째 트랜지스터를 경유하여 전기한 첫째 읽어내기선에 결합하고; 그리고 전기한 둘째 모니터 포인트가 전기한 둘째 트랜지스터를 경유하여 전기한 첫째 읽어내기선에 결합하는 것을 특징으로 하는 회로 배열.
  6. 청구범위 제1항에 있어서, 전기한 선택선(16)이 전기한 논리셀 어레이(12, 13)보다 많은 것을 특징으로 하는 회로 배열.
  7. 청구범위 제1항에 있어서, 전기한 읽어내기선(17)이 전기한 논리셀 어레이(12,13)보다 많은 것을 특징으로 하는 회로 배열.
  8. 청구범위 제1항에 있어서, 전기한 논리셀 어레이(62)가 첫째 방향으로 나란히 위치한 첫째 논리셀 어레이와 둘째 논리셀 어레이를 포함하고; 전기한 선택선(65)과 전기한 읽어내기선(64) 각각 선택선과 읽어내기선을 갖고, 이들 선은 모두가 첫째 방향으로 진행하고; 그리고 전기한 첫째와 둘째 논리셀 어레이에 마련된 전기한 선택선은 전기한 첫째와 둘째 논리셀 어레이를 위해서 공동으로 마련되어 있는 것을 특징으로 하는 회로 배열.
  9. 청구범위 제8항에 있어서, 전기한 논리셀 어레이가 첫째 방향과 직각인 둘째 방향으로 진행하는 세째 논리셀 어레이(63)를 포함하고; 전기한 읽어내기선(64)과 선택선(65)은 세째 논리셀 어레이에 마련된 각각의 읽어내기선과 선택선을 갖고 둘째 방향으로 진행하고; 그리고 전기한 첫째, 둘째 그리고 세째 논리셀 어레이에 마련된 전기한 읽어내기선은 전기한 첫째, 둘째 그리고 세째 논리셀 어레이를 위해서 공동으로 마련되어 있는 것을 특징으로 하는 회로 배열.
  10. 청구범위 제1항에 있어서, 더욱 메가셀(66)을 포함하기 위하여 전기한 선택선(65)와 읽어내기선(64)가 전기한 메가셀의 주위를 진행할 수 있게 한 회로 배열.
  11. 제1군(21)의 논리셀 어레이(19, 20)이 열속에 배열되고, 전기한 각 논리셀 어레이가 첫째 방향으로 진행하고; 그리고 제2군(24)의 논리셀 어레이(22, 23)이 열속에 배열되고, 전기한 제2군의 각 논리셀 어레이가 첫째방향과 직각으로 된 둘째방향으로 진행하고, 전기한 제1 및 제2군이 전기한 첫째와 둘째방향의 하나에서 나란히 자리잡고, 전기한 제1 및 제2군의 각 논리셀 어레이가 복수의 논리셀을 갖고, 전기한 각 논리셀이 최소한 하나의 모니터 포인트를 갖는 것을 포함하고, 선택선(16)의 제1군이 논리셀 어레이의 제1군을 의해 마련되고, 전기한 선택선은 해당하는 하나의 논리셀 어레이를 지정하는 선택신호를 적재하고, 전기한 제1군의 선택선의 수가 전기한 제1군의 논리셀 어레이의 수보다 많고; 읽어내기선(17)의 제1군이 전기한 논리셀 어레이에 제1군을 위해 마련되고, 전기한 제1군의 읽어내기선이 논리셀 어레이의 전기한 논리셀의 모니터 포인트의 논리상태를 표시하는 모니터 신호를 적재하고; 선택선(16)의 제2군이 전기한 논리셀 어레이의 제2군을 위해 마련되고, 전기한 읽어내기선 제2군이 해당하는 하나의 제2군의 논리셀을 각각 지정하는 선택신호를 적재하고; 읽어내기선(17) 제2군이 논리셀 어레이 제2군을 위해 마련되고, 전기한 제2군의 읽어내기선이 논리셀 어레이의 제2군의 논리셀의 모니터 포인트의 논리상태를 표시하는 모니터 신호를 적재하고, 전기한 제2군의 읽어내기선의 수가 전기한 제2군의 논리셀 어레이의 수보다 많고; 스위치 소자(18)의 제1군이 전기한 제1군 논리셀 어레이의 논리셀의 모니터 포인트를 전기한 제1군의 선택선에 의해 운반된 선택신호에 반응하여 전기한 제1군의 읽어내기선에 연결하고; 그리고 스위치 소자(18)의 제2군이 전기한 제2군의 논리셀 어레이의 논리셀의 모니터 포인트를 전기한 제2군의 선택선에 의해서 운반된 선택신호에 반응하여 제2군의 읽어내기선에 연결하는 것을 포함하는 회로 배열을 특징으로 하는 반도체 집적회로 장치의 회로 배열.
  12. 청구범위 제11항에 있어서, 전기한 제1군(21)과 제2군(24)이 첫째 방향에서 나란히 위치하고 전기한 제1군의 선택선이 전기한 제2군의 선택선과 결합하는 것을 특징으로 하는 회로 배열.
  13. 청구범위 제11항에 있어서, 전기한 제1군(21)과 제2군(24)이 둘째방향에서 나란히 위치하고, 전기한 제1군의 읽어내기선이 전기한 제2군의 읽어내기선에 결합하는 것을 특징으로 하는 회로 배열.
  14. 청구범위 제11항에 있어서, 전기한 제1군의 각 논리셀 어레이의 선택선(16)의 수가 전기한 해당하는 하나의 제1군 논리셀 어레이(19, 20)의 모니터 포인트(15)의 수 혹은 그 총수 근사치의 절반이 되고; 그리고 제1군의 읽어내기선(17)의 수가 전기한 하나의 제1군 논리셀 어레이(19, 20)에 포함된 모니터 포인트의 최대수의 모니터 포인트의 수 혹은 그 총수 근사치의 절반이 되는 것을 특징으로 하는 회로 배열.
  15. 청구범위 제11항에 있어서, 전기한 제2군(24)의 논리셀 어레이(22, 23)의 각각의 읽어내기선(17)의 수가 전기한 제2군의 해당하는 하나의 논리셀 어레이의 모니터 포인트(15)의 수 혹은 그 총수의 근사치의 절반이 되는 것을 특징으로 하는 회로 배열.
  16. 기본셀 어레이(26)가 열속에 배열되고, 각 기본셀 어레이가 복수의 기본셀(25)을 가지며, 전기한 각 기본셀이 하나의 모니터 포인트(15)를 갖고, 그리고 전기한 각각의 기본셀은 동일한 패턴을 가지며; 복수의 선택선(16)이 각 기본셀 어레이를 위해 각각 마련되고, 해당하는 하나의 전기 기본셀 어레이를 지정한 선택신호를 운반하고; 복수의 읽어내기선(17)이 기본셀 어레이의 모니터 포인트의 논리상태를 표시하는 모니터 신호를 운반하고, 그리고 스위치 소자(18)이 전기한 선택신호에 반응하여 기본셀의 모니터 포인트를 전기한 읽어내기선에 연결하는 것을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 회로 배열.
  17. 청구범위 제16항에 있어서, 전기한 각 기본셀 어레이(26)이 첫깨 방향으로 진행하고; 전기한 선택선(16)이 첫째방향으로 진행하고; 전기한 읽어내기선(17)이 첫째방향과 직각을 이룬 둘째방향으로 진행하고; 전기한 기본셀 어레이가 제1과 제2의 기본셀 군을 갖는 하나의 기본셀 어레이를 포함하고; 전기한 선택선이 전기한 제1과 제2의 기본셀을 가진 전기한 기본셀 어레이에 연관된 제1 및 제2의 선택선을 포함하고; 전기한 읽어내기선이 전기한 제1 및 제2의 기본셀을 가진 전기한 기본셀 어레이에 연관된 제1및 제2의 읽어내기선을 포함하고; 전기한 스위치소자가 전기한 제1 및 제2선택선에 각각 연결된 전기한 제1 및 제2기본셀을 위해 각각 마련된 제1및 제2트랜지스터를 포함하고; 전기한 제1기본셀의 모니터 포인트가 전기한 제1트랜지스터를 경유하며 전기한 제1읽어내기선에 결합하고; 그리고 전기한 제2기본셀의 모니터 포인트가 전기한 제2트랜지스터를 경유하여 전기한 제2읽어내기선에 결합하는 것을 특징으로 하는 회로 배열.
  18. 청구범위 제16항에 있어서, 전기한 각 기본셀 어레이(26)가 첫째방향으로 진행하고; 전기한 읽어내기선(17)이 첫째방향으로 진행하고; 전기한 선택선(16)이 첫째방향과 직각을 이룬 둘째 방향으로 진행하고; 전기한 기본셀 어레이가 제1 및 제2의 기본셀 군을 가진 하나의 기본셀 어레이를 포함하고; 전기한 선택선이 전기한 제1 및 제2의 기본셀을 갖고 전기한 기본셀 어레이에 연관된 제1 및 제2선택선을 포함하고; 제1 및 제2의 읽어내기선을 포함한 전기 읽어내기선이 전기한 제1 및 제2기본셀을 가진 전기 기본셀 어레이에 연관되고; 전기한 스위치 소자는 제1 및 제2의 기본셀을 위해 마련된 제1 및 제2트랜지스터를 포함하고 전기한 제1 및 제2선택선에 각각 연결되고; 전기한 제1기본셀의 모니터 포인트는 전기한 제1트랜지스터를 경유하여 제1읽어내기선에 결합하고; 그리고 전기한 제2기본셀의 모니터 포인트는 전기한 제2트랜지스터를 경유하여 전기한 제2읽어내기선에 결합된 것을 특징으로 하는 회로 배열.
KR1019900016233A 1989-10-13 1990-10-13 반도체 집적회로 장치의 개량된 회로배열 KR930007488B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP26666189 1989-10-13
JP89-266661 1989-10-13
JP1-266661 1989-10-13

Publications (2)

Publication Number Publication Date
KR910008420A KR910008420A (ko) 1991-05-31
KR930007488B1 true KR930007488B1 (ko) 1993-08-11

Family

ID=17433932

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900016233A KR930007488B1 (ko) 1989-10-13 1990-10-13 반도체 집적회로 장치의 개량된 회로배열

Country Status (5)

Country Link
US (1) US5149993A (ko)
EP (1) EP0422930B1 (ko)
JP (1) JPH03204959A (ko)
KR (1) KR930007488B1 (ko)
DE (1) DE69027828T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863925B2 (en) 2005-07-04 2011-01-04 National University Corporation Tohoku University Test circuit, wafer, measuring apparatus, and measuring method

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530439A (en) * 1992-01-24 1996-06-25 Intel Corporation Deterministic method and an apparatus for minimal switch circuits
CN115974917A (zh) 2014-06-02 2023-04-18 奇默和施瓦茨莫斯多夫有限及两合公司 用于制备结晶dtpmp的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59119925A (ja) * 1982-12-27 1984-07-11 Toshiba Corp 論理回路
JPH073865B2 (ja) * 1984-08-07 1995-01-18 富士通株式会社 半導体集積回路及び半導体集積回路の試験方法
US4739250A (en) * 1985-11-20 1988-04-19 Fujitsu Limited Semiconductor integrated circuit device with test circuit
JPH01109921A (ja) * 1987-10-23 1989-04-26 Ricoh Co Ltd プログラマブルロジックアレイ
JP2541248B2 (ja) * 1987-11-20 1996-10-09 三菱電機株式会社 プログラマブル・ロジック・アレイ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863925B2 (en) 2005-07-04 2011-01-04 National University Corporation Tohoku University Test circuit, wafer, measuring apparatus, and measuring method

Also Published As

Publication number Publication date
DE69027828T2 (de) 1996-11-21
EP0422930A3 (en) 1992-05-27
JPH03204959A (ja) 1991-09-06
EP0422930B1 (en) 1996-07-17
DE69027828D1 (de) 1996-08-22
EP0422930A2 (en) 1991-04-17
KR910008420A (ko) 1991-05-31
US5149993A (en) 1992-09-22

Similar Documents

Publication Publication Date Title
KR900006048B1 (ko) 검사회로를 갖는 반도체 집적회로 장치
US5521870A (en) Semiconductor memory device having a coincidence detection circuit and its test method
US4631686A (en) Semiconductor integrated circuit device
JP2513904B2 (ja) テスト容易化回路
KR900004887B1 (ko) 테스트회로를 갖춘 반도체 집적회로 장치
JPH0374796B2 (ko)
KR940004207B1 (ko) 검사회로를 갖는 반도체 집적회로 장치
KR930007488B1 (ko) 반도체 집적회로 장치의 개량된 회로배열
KR19980041807A (ko) 반도체 집적 회로 장치
US5341383A (en) Circuit arrangement suitable for testing cells arranged in rows and columns, semiconductor integrated circuit device having the same, and method for arranging circuit blocks on chip
JP2004191212A (ja) 半導体装置
JP2594419B2 (ja) 半導体集積回路及び半導体集積回路の試験方法
JPH04333252A (ja) 半導体論理集積回路
JPH077079A (ja) 半導体集積回路及び半導体集積回路の試験方法
JPH0626234B2 (ja) 半導体集積回路装置
EP0485623A1 (en) Semiconductor device provided with logical circuit for measuring delay
JPH04217359A (ja) 半導体記憶装置
JPH0770571B2 (ja) 半導体集積回路装置
JPH0418470B2 (ko)
JPH08274614A (ja) 半導体集積回路およびその試験方法
JPS63152145A (ja) 半導体集積回路装置
JP2550521B2 (ja) 集積回路の配線方法
JPH073837B2 (ja) 半導体集積回路
JPH08262111A (ja) 多重故障の故障位置指摘方法およびそれを用いた半導体集積回路装置
JPH0563046A (ja) ゲートアレイ集積回路及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050809

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee