KR920702576A - 출력 버퍼 회로 - Google Patents

Abstract

내용 없음

Description

출력 버퍼 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 제1 실시예의 회로도, 제2도는 제1도의 회로 동작을 설명하기 위한 파형도, 제3도는 본 발명의 제2 실시예의 회로도.

Claims (10)

1. 출력단자와 제1 전원과 제2 전원을 갖는 출력 버퍼 회로에 있어서, 상기 제1 전원과 상기 출력 단자와의 사이에 접속한 제1의 트랜지스터로서, 제1의 소정기간에 상기 제1 전원과 상기 출력 단자를 전기적으로 접속하는 제1의 트랜지스터와, 상기 제2전원과 상기 출력 단자와의 사이에 접속한 제2의 트랜지스터로서, 상기 제2전원과 상기 출력단자와의 전기적 접속을 제어하는 제어 단자를 갖는 제2의 트랜지스터와, 상기 제2의 트랜지스터의 제어 단자에 결합하여, 상기 제1의 소정 기간에 제1의 논리 레벨의 제1의 제어신호를 출력하고, 상기 제1의 소정 기간후의 제2의 소정 기간에 제2의 논리 레벨의 제1의 제어 신호를 출력하는 제어 수단과, 상기 제1의 제어 신호를 수신하는 지연 수단으로서, 상기 제2의 논리 레벨의 제1의 제어신호를 수신하여, 그의 소정 지연 시간후에 상기 제2의 논리 레벨의 지연 신호를 출력하는 지연수단과, 상기 제1의 제어신호와 상기 지연 신호를 수신하여 제2의 제어신호를 상기 제어 단자에 부여하는 제어 신호 공급 수단으로서, 상기 제1의 소정기간후 부터 상기 소정 지연시간은 상기 제1의 논리 레벨로 부터 서서히 상기 제2의 논리 레벨로 이행하는 상기 제2의 제어 신호를, 상기 지연 신호 수신후는 비교적 급속히 상기 제2의 논리 레벨로 이행하는 제2의 제어신호를 상기 제어 단자에 부여하는 제어 신호 공급수단을 갖는 것을 특징으로 한 출력 버퍼 회로.
2. 제1항에 있어서, 상기 제1 및 제2의 트랜지스터가 전계 효과 트랜지스터이며, 상기 제어 수단은 상기 제1 전원과 상기 제2 전원과의 사이에 접속된 인버어터 회로인것을 특징으로 한 출력 버퍼 회로.
3. 제2항에 있어서, 상기 인버어터 회로의 출력은 제1의 노드를 통하여 상기 제2의 트랜지스터의 상기 제어 단자에 접속하고, 상기 제어 신호 공급수단은 상기 제1의 노드에 접속한 제1의 단자를 갖는 콘덴서와 상기 콘덴서의 제2의 단자와 상기 출력 단자와의 사이에 접속한 제1의 스위치 수단과, 상기 제2의 단자와 상기 제1의 노드와의 사이에 접속한 제2의 스위치 수단과, 상기 제1전원과 상기 인버어터 회로와의 사이에 접속한 저항과, 상기 저항과 병렬 접속한 제3의 스위치 수단을 가지며, 상기 제1의 스위치 수단은 상기 제2의 논리 레벨의 상기 지연 신호에 응답하여 비도통 상태로 되고, 상기 제2의 논리 레벨의 상기 지연 신호에 응답하여 비도통 상태로 되고, 상기 제2 및 제3의 스위치는 상기 제2의 논리 레벨의 상기 지연 신호에 응답하여 도통 상태로 되는 것을 특징으로 하는 출력 버퍼 회로.
4. 출력단자와 제1 전원과 제2 전원을 갖는 출력 버퍼 회로에 있어서, 상기 제1전원과 상기 출력 단자와의 사이에 접속한 제1 스위치로서, 제1의 소정 기간에 상기 제1 전원과 상기 출력단자를 전기적으로 접속하는 제1의 스위치와, 제1과 제2의 전극 및 제어 전극을 갖는 제1의 전계 효과 트랜지스터(FET)로서, 상기 제1의 전극은 상기 제2전원과 접속하고, 상기 제2의 전극은 상기 출력 단자와 접속한 제1의 FET와, 제1과 제2의 전극 및 제어 전극을 갖는 제2FET로서, 상기 제1의 전극은 상기 제1의 FET의 상기 제2의 전극과 접속한 제2의 FET와, 상기 제2의 FET의 상기 제2의 전극과 상기 제1의 FET의 상기 제어 전극과이 사이에 접속한 콘덴서와, 상기 제1의 FET의 상기 제어 전극에 상기 제1의 소정 기간후인 제2의 소정 기간에 제어 신호를 부여하는 제1 제어수단과, 상기 제2의 소정 기간에, 상기 제2의 FET의 상기 제어 전극에 대하여 상기 제1전원에 관계한 전압을 부여하는 제2제어 수단을 갖는 출력버퍼 회로.
5. 제4항에 있어서, 상기 제1의 FET의 제2의 전극은 제3의 FET를 통하여 상기 출력단자와 접속하고, 상기 제3의 FET의 제어 전극은 상기 제어 신호를 수신하는 것을 특징으로 한 출력 버퍼 회로.
6. 제5항에 있어서, 상기 제1의 FET의 상기 제2전극과 콘덴서와의 사이에, 제2의 FET와 병렬로 접속한 제4의 FET를 가지며, 상기 제4의 FET의 제어 전극은 상기 제1의 FET의 제2의 전극과 접속한 것을 특징으로 한 출력 버퍼 회로.
7. 제6항에 있어서, 제2의 FET의 제2전극과 제1전원과이 사이에 접속한 제5의 FET를 가지며, 상기 제5의 FET는 상기 제2의 소정 기간 오프 상태로 되는 것을 특징으로 한 출력 버퍼 회로.
8. 제7항에 있어서, 상기 제5의 FET는 상기 제1의 기간 온상태로 되는 것을 특징으로 한 출력 버퍼 회로.
9. 제4항에 있어서, 상기 제2제어 수단은 제1전원에 접속한 제6의 FET와, 제6의 FET와 제2의 FET의 제어 전극과의 사이에 접속한 저항 수단을 가지며, 상기 제6의 FET는 상기제2의 소정 기간에 오프 상태로 되는 것을 특징으로 한 출력 버퍼 회로.
10. 제9항에 있어서, 상기 제6의 FET는 상기 제1의 소정 기간에 오프 상태로 되는 것을 특징으로 한 출력 버퍼 회로.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.