KR920010213B1 - 스탠다드셀 - Google Patents

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Abstract

내용 없음.

Description

스탠다드셀
제1도는 본 발명의 실시예에 따른 스탠다드셀의 구성을 나타낸 도면,
제2a도는 클럭스큐의 발생을 설명하기 위한 회로도,
제2b도는 레이싱현상을 방지하기 위한 회로도,
제3도는 스큐의 발생을 설명하기 위한 파형도,
제4a도는 레이싱현상에 의한 오동작을 설명하기 위한 타이밍도,
제4b도는 정상동작시의 타이밍도,
제5도는 종래 기술에 따른 스탠다드셀의 구성을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : LSI기판 11 : 클럭배선영역
12 : 플립플롭회로영역 13 : 다른 논리회로영역
14 : 배선영역
[산업상의 이용분야]
본 발명은 플립플롭셀내에 클럭선을 설계해 넣음과 더불어 동일한 행내에 복수의 플립플롭을 정렬시켜 배치한 스탠다드셀에 관한 것이다.
[종래의 기술 및 그 문제점]
마이크로프로세서나 그 이외의 LSI에 이용되도록 표준화된 소정의 기능을 구비한 스탠다드셀을 자동배치 배선시스템으로 배선하는 경우에는 특정한 논리소자의 배치배선에 관해 특별하게 고려할 필요가 있는 바, 이는 배치배선에 관해 특별히 고려하지 않으면 오동작이라던지 기타 바람직하지 않은 현상이 발생되기 때문이다.
즉, 예컨대 NAND회로, NIR회로, 플립플롭회로등의 논리소자를 포함한 스탠다드셀을 배치배선하는 경우, 특히 플립플롭회로를 취급함에 있어서는, 소위 클럭스큐(Clock Skew)라던지 레이싱(Racing)현상에 따른 오동작이 발생된다는 관점에서 주의가 필요하게 된다.
여기서, 우선 클럭스큐로 칭해지는 현상을 설명한다. 제2a도는 시프트레지스터에 있어서 플립플롭(FF1)의 클럭입력에 공급되는 클럭파형의 상승과 플립플롭(FF2)의 클럭입력에 공급되는 파형의 상승사이에는 제3도에 도시된 바와 같이 위상차(스큐)가 발생되는데, 이 원인은 플립플롭(FF1)으로부터 플립플롭(FF2)에 이르는 배선상에 배선저항(R)과 배선용량(C)이 분포하게 되어 배선이 길어지면 길어질수록 클럭신호의 전달에 큰 지연이 발생되기 때문이다. 따라서 플립플롭셀의 클럭입력에 대한 배선은 가능한 한 짧게해 주어야만 된다.
이어, 레이싱현상에 관해서 설명한다. 다시 제2a도를 참조하면, 플립플롭(FF1)의 출력단자(Q)와 플립플롭(FF2)의 입력단자(D)사이의 배선이 짧음에도 불구하고 양자의 클럭입력측(CLK)의 클럭스큐가 크다면 제4a도와 같이 플립플롭(FF1)의 입력단자(D)에 입력되는 데이터의 절환이 “h”점에서의 클럭절환보다도 빠르게 되어 버려(클럭스큐＞데이터지연) 플립플롭(FF2)이 도시된 바와 같이 부정확한 데이터를 받아 들이게 되고, 이에 따라 레이싱이라는 오동작이 발생하게 되는 바, 이러한 레이싱현상을 방지하기 위해서는 제2a도에 도시된 플립플롭(FF1,FF2)의 입출력단자(Q-D)사이에 제2b도에 나타낸 바와 같이 지연소자를 삽입해서 클럭측의 지연요소[배선저항(R), 배선용량(C)]와의 균형을 잡아줄 필요가 있고, 그 결과 제4b도에 도시된 바와 같이 클럭스큐가 데이터지연 보다 작아지게 되어 잘못된 데이터가 수신되는 것을 방지할 수 있게 된다.
상기한 바와 같이 레이싱을 방지하기 위해서는 제1레지스터(플립플롭)와, 제2레지스터(플립플롭)사이에 일률적으로 지연소자를 설치하는 방식이 일반적으로 이용되고 있지만, 이 방식에서는 클럭배선의 길이를 정확하게 잡을 수 없기 때문에 경우에 따라서는 과대한 지연시간을 갖는 지연소자를 설치하게 되는 경향이 있다. 또, 상기 레지스터사이에는 지연소자 외에도 조합회로등이 삽입되는 경우가 있는바, 그러한 경우에는 스큐의 시간폭과 지연소자의 지연시간 및 조합회로의 억세스시간을 가산한 시간만큼 실질적인 동작시간이 제한되어 버리게 되므로 결과적으로 1클럭에서 실행될 수 있는 기능이 절감되어 버린다. 따라서, 이 문제를 해결하기 위해서는 클럭배선의 길이를 가능한 한 정확하게 예측할 필요가 있게 됨과 더불어 클럭스큐를 작게 할 필요가 있다.
그러나, 종래 이러한 종류의 스탠다드셀에 있어서는 설계단계에서 제5도에 나타낸 바와 같이 복수의 행(R)에 복수의 플립플롭(FF)이 산재하도록 배치되기 때문에 클럭배선(11,12,13)이 길어지게 됨과 더불어 클럭스큐 및 레이싱현상이 생기게 되는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 감안하여 발명된 것으로, 클럭스큐 및 레이싱현상에 따른 오동작을 방지할 수 있는 한편, 클럭스큐의 예측을 정확하게 수행할 수 있도록 된 스탠다드셀을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 종래 기술에서 산재되어 있는 플립플롭을 동일 행내에 집합시킴으로써 클럭배선의 길이를 최소로하여 클럭스큐를 가능한 한 작게 억제시킴과, 더불어, 플립플롭을 한 장소에 집합시킴에 따라 배선상태, 즉 클럭스큐가 발생될 수 있는 상태를 상당히 정확하게 파악할 수 있게 하여 클럭스큐에 의한 오동작에 대해 용이하게 대처할 수 있도록 구성되어 있다.
[작용]
상기와 같이 구성된 본 발명은, 플립플롭이 완전한 형태로 LSI의 특정한 행에 배치되게 되므로 클럭배선도 짧아지게 됨과 더불어 클럭스큐의 예측을 보다 쉽게 할 수 있어서 오동작을 용이하게 방지할 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제1도는 본 발명의 실시예에 따른 스탠다드셀의 구성을 나타낸 도면으로, 본 발명이 적용된 스탠다드셀에 있어서는 LSI기판(10)에 플립플롭 회로군(FF群)을 이용해서 접속시키게 된다.
즉, 제1도중 참조부호 11은 클럭배선영역, 12는 플립플롭회로영역, 13은 다른 논리회로영역, 14는 배선영역을 나타낸다.
상기 제1도에 도시된 바와 같이 본 발명에서는 플립플롭회로(FF)를 특정한 셀행(플립플롭회로영역 ; 12)에 정렬시켜 규칙적으로 배치하여 클럭배선영역(11)으로부터의 최단길이 인출선(11,12,13,…,1n)으로 접속시키게 된다. 따라서, 플립플롭회로용역(12)과 클럭배선영역(11)이 극히 접근되게 되므로 배선이 최단거리로 되어 클럭스큐를 최소로 억제시킬 수 있게 된다.
더욱이, 각 플립플롭회로(FF)와 인출선(11,12,13,…)은 규칙적이면서 상당히 정연하게 늘어서도록 배치되어 있으므로 클럭스큐가 발생되는 정도를 상당히 정확하게 예측할 수 있어 적절한 값의 지연소자를 삽입할 수 있게 된다.
여기서, 상기 클럭배선(11,12,13,…)은 플립플롭회로군이 배치된 셀행(12)내에 설치해도 된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정하는 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 실시예에 따른 스탠다드셀에 있어서는, 플립플롭회로군(FF群)을 최소한 1개의 행에 정렬시켜 배치하고, 또 해당 플립플롭회로군에 접근되게 클럭배선영역을 설치한 구성으로 되어 있으므로, 동일 행의 배선에 관한 배선저항(R)과 배선용량(C)의 분포를 고려하면 클럭스큐를 정확하게 예측할 수 있게 된다. 따라서, 대규모 집적회로의 자동배치배선이 용이하게 됨과 더불어 클럭스큐라던지 레이싱현상이 일어날 수 있는 상태를 정확하게 파악할 수 있게 되므로, 그에 따른 오동작에 대해 용이하게 대처할 수 있게 된다.

Claims (5)

  1. 복수의 플립플롭회로(FF) 및 그 외의 복수의 논리회로영역(13)을 포함하는 복수행의 스탠다드셀에 있어서, 상기 플립플롭회로(FF)를 모두 특정한 1개의 셀행(12 ; 플립플롭회로 영역)에 배치하고, 상기 특정한 셀행(12)에 대해 전용의 클럭배선영역(11)을 설치해서 최단인출선(11∼1n)을 매개로 상기 클럭배선영역(11)의 클럭배선과 상기 각 플립플롭회로(FF)를 접속하도록 된 것을 특징으로 하는 스탠다드셀.
  2. 제1항에 있어서, 상기 플립플롭회로(FF)가 상기 특정한 셀행(12)에서 1군(群)으로 정렬된 형태로 인접되게 배치된 것을 특징으로 하는 스탠다드셀.
  3. 제1항에 있어서, 상기 클럭배선영역(11)이 상기 특정한 셀행(12)에 대해 평행하게 배치된 것을 특징으로 하는 스탠다드셀.
  4. 제3항에 있어서, 상기 클럭배선영역(11)과 각 플립플롭회로(FF)를 접속시키기 위한 인출선(Q1~1n)이 모두 동일한 길이로 된 것을 특징으로 하는 스탠다드셀.
  5. 플립플롭회로군(FF群) 및 그 외의 논리회로영역(13)을 포함하는 복수행의 스탠다드셀에 있어서, 상기 플립플롭회로군을 특정한 1개의 셀행(12)에 정렬시켜 집중배치함과 더불어, 클럭배선(11,12,13,…)을 상기 플립플롭회로군이 배치된 셀행(12)내에 설치한 것을 특징으로 하는 스탠다드셀.
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