KR920008458B1 - 컴퓨터 시스템 구조체 - Google Patents

Abstract

내용 없음.

Description

컴퓨터 시스템 구조체

제1도는 범용 모듈 계층식 다중 버스 컴퓨터 구조체를 개략적으로 나타낸 도면.

제2도는 궤환 형태로 배열된 프로세서 장치 모듈들을 개략적으로 나타낸 도면.

제3도는 고장 방지 메모리 시스템이나 연장 데이타 베이스 시스템을 갖출 수 있도록 조직한 프로세서 장치 모듈들을 개략적으로 나타낸 도면.

제4도는 마스터 버스와 다수의 통상적인 통신 접합기들 사이에 정보처리 기능이 있는 인터페이스의 용도로 슬레이브 프로세서 장치 모듈을 사용하는 것을 나타낸 개략적인 도면이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 마스터 버스 ＂0＂ 2 : 마스터 프로세서 장치 ＂0＂

4 : PICA 프로세서 장치 모듈(PEM) ＂1＂ 4 : 슬레이브 버스 ＂1＂

5 : 마스터 버스 램(RAM) 6 : PICA PEM ＂3＂

7 : PICA PEM ＂4＂ 8 : 코프로세서 입/출력(I/O) 장치

9 : PICA PEM ＂2＂ 10 : 슬레이브 프로세서 ＂1＂

11 : 슬레이브 버스 ＂2＂ 12 : 인터페이스 제어기

13 : 공유 램 제어기 14 : 공유 이중 포트 램

본 발명은 데이타 처리 시스템에 관한 것으로, 특히, 사실상 동일한 구조의 버스(bus)들을 갖추고서 계층적으로 배열되는 다수의 프로세서들로 구성된 모듈식 시스템에 관한 것이다.

제한된 종류의 마이크로프로세서 모듈들을 이용한 퍼스날 컴퓨터형 데이타 처리 시스템들의 확산은 비교적 저렴한 가격으로 성능을 추가 또는 확장할 수 있는 인쇄 회로 기판 단계의 제품을 위한 부수적인 시장을 형성시켰다. 그러한 통상적인 퍼스날 컴퓨터 시스템들의 구조체에 그 부수적인 시장의 제품들을 사용하기 쉽게 만드는 것은 마스터 또는 시스템 버스의 존재로서 이것은 마스터 마이크로프로세서, 마스터 메모리, 및 입출력 장치에 의해서 뿐만 아니라 코프로세서들, 통신 제어기들, 및 디스크 제어기들을 포함한(이에 제한되지 않음) 임의의 주변장치들에 의해 공유되는 것이다. 마스터 버스와 연결된 장치들 모두의 운용은 마이크로프로세서의 제어하에 있으며, 이 마이크로프로세서 자체는 마이크로프로세서에 마이크로코드의 형태로 있거나 버스로 번지 지정할 수 있는 메모리에 있는 소프트웨어에 의해 정의된 동작들에 응답한다.

마스터 버스에 직접 연결할 수 있는 제품의 종류는 특징의 다양성과 성능면에서 계속 증가하고 있다. 그러나 공교롭게도, 마스터 버스와 연결된 정보처리기능이 있는 주변장치들일지라도 부가 기능들을 발휘하기 위해서는 현저하게 긴 마이크로프로세서 동작 시간을 필요로 한다. 비록 최근의 새로운 주변장치들이 마스터 마이크로프로세서에 의해 수행되는 동작들의 수 및 종류들을 감소시켰다 할지라도, 그러한 이득은 마스터 버스상의 주변장치들의 증가로 상쇄되는 것이다. 주변장치수가 증가함에도 불구하고 단일의 마스터 버스를 가지는 구조의 퍼스날 컴퓨터를 사용하게 되면 효율적인 데이타 처리속도가 떨어지게 된다.

종래 산업은 그러한 퍼스날 컴퓨터 데이터 처리 속도의 저하에 부응하여 보다 높은 속도의 램(RAM)이나 캐쉬(cache) 메모리를 이용한 구조들을 필요로 하는 바람직스럽지 못한 효과를 수반한채 마이크로프로세서의 속도를 증가시켜 왔거나, 새로운 인쇄 회로기판 형의 주변장치 제품을 생산하는 견지에서 주변장치들의 정보처리능력을 높혀왔다. 그럼에도 불구하고, 마스터 버스는 숫적으로 증가하는 주변장치들에 의해서 공유 사용되므로 마스터 마이크로프로세서에는 계속 부하가 많이 걸리게 된다.

부가 주변장치들에 상관없이 프로세서 속도를 유지하는 문제를 해결하는 한가지 방식이 미합중국 특허 제4,484,273호에 기술되어 있다. 상기 특허에 의하면, 공통 컴퓨터 시스템 버스를 보충하기 위해서 시스템들을 설치한다. 제1보조 버스는 다수의 프로세서 장치들의 아울러, 공통 시스템 버스에 대한 인터페이스들에 의해서 공유되는 것이고, 제2보조 버스는 다수의 메모리들과 주변장치들에 의해서 공유됨과 아울러, 마찬가지로 다수의 인터페이스들을 통해서 공통 시스템 버스에 접속된다. 이러한 시스템에서는 데이타 처리 성능이 향상된다 할지라도, 메모리 공유, 인터페이스 동작들 및 프로세서 실행 제어기능들을 성취하기 위한 독특한 구조와 소프트웨어가 널리 보급된 퍼스날 컴퓨터 구조 규격들과 양립하지 못한다.

본 발명과 다소 유사한 구조로서 텍사스 인스트루먼츠 코오포레이션사에서 TMS 9650 제품을 지원하기 위하여 최근에 발간한 TMS 9650 멀티프로세서 인터페이스(MBIF) 데이타 메뉴얼에 나와있는 것이었다.

이 구조에 의하면 TMS 9650은 호스트/마스터 프로세서와 주메모리에 의해 공유되는 마스터 시스템 버스의 인터페이스의 역할을 한다. 모든 슬레이브 버스들은 TMS 9650을 통해 접속된다. 각 슬레이브 버스는 개별적인 마이크로프로세서, 메모리 및 입출력 기능 블럭들을 포함하므로, TMS 9650은 정보처리기능이 있는 주변 제어기의 작용을 수행한다. 비록 주 메모리에 대한 직접 접근방식이 그러한 구조의 사려깊은 변형예이기는 하지만 마스터 시스템 버스와 슬레이브 버스간에 메모리의 동시 공유가 이루어지지 않기 때문에 그 슬레이브 버스가 그 구조중에서 후속의 레벨을 위한 독립적인 마스터 버스의 역할 하는 것이 곤란하다.

결국, 규격화된 회로 기판형 제품의 관점에서 볼때 제한없이 버스들이 계층적 구조에 적합하게 되어 있는 구조가 필요하다. 이 구조가 마스터-슬레이브 모드에서 동작할때 반드시 제공해야 할 버스 구조와 동작 시스템 환경은 개별적으로는 스스로가 계층적으로 구분된 레벨의 버스의 마스터의 역할을 하는 다수의 슬레이브 장치들을 제어할 수 있는 것이어야 한다.

본 발명의 목적을 성취하고 공지기술의 결정을 보완하기 위해서 각 단계에 속한 버스들이 사실상 동일한 구조를 갖는 모듈식 계층구조를 형성한다. 각 단계에서 상호 접속되는 모듈 구조물들은 각각 프로세서, 인터페이스 제어기, 공유 RAM 제어기 및 공유 이중 포트 RAM을 갖춘다. 차례로 배열되어 있는 사실상 똑같은 구조의 버스들 사이에 이중 포트 공유 RAM을 설치함으로써 사실상 각 버스의 독립인 동작을 제한시키지 않고서도 RAM의 자료들에 직접 접근할 수 있게 된다.

본 발명에 의한 모듈식의 계층별로 배열되는 다중 버스 구조체는 각 버스단계에서 직렬 및 병렬로 배열될 수 있는 것으로서, 마스터 버스상에 슬레이브로서 접속되는 각 프로세서 장치 모듈은 별도로 자신의 버스를 갖추고 있는데 이 별도의 슬레이브는 그 모듈 또는 슬레이브 프로세서의 제어하에 있게 된다. 이 슬레이브 버스에는 여러개의 모듈들을 완전하게 접속시켜 놓을 수가 있다. 이러한 계층적으로 낮은 단계의 슬레이브 모듈들은 유사한 프로세서 장치 모듈이거나, 또는 입출력장치, 대용량 메모리, 코프로세서(co-processor)등과 같은 공지의 주변장치들일 수 있다. 마스터 버스는 단일의 프로세서장치 모듈을 구비하는 것에 그치지 않고 다수의 슬레이브 기능 프로세서 장치 모듈들을 제어할 수 있을 뿐만 아니라, 그 슬레이브 프로세서 장치 모듈들은 그 자체로서 본 발명의 계층식 구조에 따라서 확장될 수 있는 것이다.

본 발명에 의한 프로세서 상호 접속 구조체(Processor Interconnect Archite cture : PICA)내의 각 프로세서 장치 모듈은 마치 마스터 버스상의 주변장치인 것처럼 인터페이스 제어기, 공유 RAM 제어기, 및 공유 이중 프로 RAM의 조합을 통해 그 마스터 버스와 통신한다. 각 프로세서 장치 모듈(Processor Engine Module : PEM)내의 공유 이중 포트 RAM의 존재로 인해서 마스터 버스는 슬레이브 PEM과 통신을 개시할 필요없이 그 슬레이브 PEM내의 데이타에 직접 접근할 수 있다. 결국, 슬레이브 PEM에 있는 프로세서는 그 자신의 기존의 프로그램 실행에서 벗어날 필요가 없거나 그 자신의 버스 및 거기에 접속된 임의의 주변장치들에 대한 제어동작을 포기할 필요가 없어지게 된다.

본 발명에 의한 구조체는 마스터 버스상에 있는 마스터 프로세서 장치에 의해 수행되는 동작들을 기본적으로 증가시키지 않고서도 단지, 규격화된 모듈들을 마스터 버스에 접속시킴으로써 퍼스날 컴퓨터나 위크스테이션이라고 하는 마이크로프로세서가 설치된 컴퓨터의 처리속도나 기능적 성능을 향상시키는 것이다. 바람직한 퍼스날 컴퓨터나 위크스테이션 응용면에서 볼때, 그러한 성능향상을 얻기 위해 시스템을 교체하는 방식대신에 규격화된 모듈형 제품을 부가하는 방식을 이용하면 비용면에서 이득이 된다.

더우기, 프로세서 장치 모듈들(PEMs)에 의해 성취되는 본 발명의 프로세서 상호 접속 구조체(PICA)는 비교적 저렴한 가격으로 집적회로 마이크로프로세서, 인터페이스 제어기, 공유 RAM 제어기 및 이중포트 RAM을 이용하는 것이다. 본 발명의 기본적인 개념은 마스터 프로세서 장치 버스와 접속되는 각 PICA PEM 그 자체에 계층식 구조의 단계들을 제한하지 않고서도 성능확장을 할 수 있는 동시에 마스터-슬레이브 형태로 연속 구성된 버스들간의 통신을 공유 이중 포트 램(RAM)을 통해서 직접할 수 있게끔 하는 사실상 동일한 구조의 버스가 형성된다는 것이다.

이러한 기본 개념하에서 제1도에 모듈식 계층으로 구성된 다중 버스 컴퓨터 구조체를 일반적인 형태로 도시하였다. 이 배열은 마스터 프로세서 장치 ＂0＂ (2)과 마스터 버스 RAM(5)이 연결되어 있는 마스터 버스 ＂0＂ (1) 주위로 형성되어 있다. 참고로 말하면, 마스터 레벨에서 입출력(I/O) 기능 블럭들을 부가하면 공지의 퍼스날 컴퓨터의 구조가 된다. 본 발명에 의한 모듈식 계층으로 된 구조체의 특징은 제1도에 나타낸것처럼 PICA PEM ＂1＂ (3)과 같은 슬레이브 레벨 모듈들의 존재에 의해 식별된다. PICA 프로세서 장치 모듈 ＂1＂은 마스터 버스 ＂0＂상에서 슬레이브나 주변장치로 정의된다.

제1도에 있는 계층식 구조의 모듈성은 슬레이브 버스 ＂1＂가 사실상 마스터 버스 ＂0＂와 똑같은 구조를 가지고 프로세서(10)를 일체로 갖추고 있기 때문에 제2계층 레벨에서 주변장치들을 더 부가할 수 있도록 한다는 점을 인식함으로써 분명해진다. 이러한 기본 구조를 간직하면서, 슬레이브 버스 ＂1＂는 또 다른 PICA PEM들 ＂3＂ 및 ＂4＂ (6 및 7)에 대한 마스터의 역할을 함과 동시에 코프로세서 입출력 장치들(8)과 같은 또 다른 주변장치들을 수용한다는 것을 알 수 있다.

본 발명에 의한 모듈식 다중 구조체는 마스터 버스 ＂0＂에서부터 PICA PEM ＂1＂을 거쳐 PICA PEM ＂3＂과 PICA PEM ＂4＂로 진행하는 완전 수직 계층구조로만 배열할 수 없는 것이 아니라, 본질적으로 버스 ＂0＂ 레벨상의 PICA PEM ＂2＂ (9)에 의해서나 슬레이브 버스 ＂1＂ 레벨상의 PICA PEM ＂3＂과 PICA PEM ＂4＂배열에 의해서와 같은 수평 계층구조로도 배열할 수 있다. PICA PEM ＂2＂는 마스터 버스 ＂0＂에 의해서 동작됨과 아울러, 자신의 버스인 슬레이브 버스 ＂2＂ (11)를 갖추고 있다. 슬레이브 버스들 ＂1＂, ＂2＂는 마스터 버스 ＂0＂과 사실상 똑같은 버스로 형성되어 있다.

따라서 본 발명의 모듈식 구조체는 버스 시스템의 모든 레벨에서 수직 및 수평 방향으로 배열할 수 있는 계층식 구조를 제공한다.

PICA프로세서 장치 모듈들의 내부구성은 제1도에 나타낸 것처럼 4개 소자의 조합으로 이루어진 구조체로 되어 있다. PICA PEM ＂1＂과 관련하여, 제1소자는 슬레이브 ＂1＂ (4)으로서 크기와 작동성능면에서 마스터 버스 ＂0＂과 사실상 동일하다.

제2소자는 인터페이스 제어기(12)로서 마스터 버스 ＂0＂과 슬레이브 버스 ＂1＂사이에 연결되어 이들과 통신한다. 제3필수소자는 공유 PAM 제어기(13)이다. 이 제어기(13)도 마스터 버스 ＂0＂과 슬레이브 버스 ＂1＂ 사이에 연결되어 있으나, 제4소자인 공유 이중 포트 RAM(14)와도 연결되어 있다. 공유 이중 포트 RAM(14)도 마찬가지로 마스터 버스 ＂0＂과 슬레이브 버스 ＂1＂ 사이에 연결되어 있으며 자신의 작동성능에 의해 문제없이 마스터 버스 ＂0＂으로부터나 슬레이브 버스 ＂1＂로부터 독립적으로 번지 지정될 수 있다. 제1도에 나타낸 PICA PEM 각각은 그 자신의 프로세서와 함께 4개의 기본 소자들을 결합하고 있다.

PICA PEM을 형성하는데 필요한 소자들을 결정하는 데는 여러가지 요인이 있다. 한가지 중요하게 고려할 점은 마스터 및 여러가지 슬레이브 프로세서들이 개별적으로 정의된 주파수로 동작되도록 하는 것이다.

따라서, 여러 버스들 사이의 비동기적인 통신은 인터페이스 제어기를 통해 전송되는 제어 신호들의 견지에서 뿐만 아니라 공유 RAM 제어기에 의해 이루어지는 공유 이중 포트 RAM 판독 및 기록 신호 조정이라는 관점에서도 조정되어야 한다.

일반적으로, 마스터 버스 프로세서 장치 ＂0＂와 아울러, 나머지 PICA PEM 각각에 있는 슬레이브 프로세서들은 퍼스날 컴퓨터나 위크스테이션에 대하여 통상적인 작동 시스템에 의해 정의된 내장 마이크로코드에 따른 지령들을 실행한다. 마스터 버스 프로세서 장치 ＂0＂을 동작시키는 소프트웨어에 의해 통상적으로 이루어지는 공유 이중 포트 RAM의 번지 할당 기능 이외는, 각 슬레이브 프로세서용 작동 시스템들은 버스들과 연결가능한 주변장치들이 관련되는 만큼 유사하다. 예컨대, PICA PEM ＂1＂과 아울러 마스터 프로세서 장치 ＂0＂은 슬레이브 버스 ＂1＂과 PICA PEM ＂3＂ 사이의 인터페이스가 공유 이중 포트 RAM의 번지 할당 조건들을 만족하는 만큼, PICA PEM ＂3＂에 의해 제어되는 슬레이브 버스와 연결될 수 있는 주변장치들의 특성들과 무관하다.

제1도에 나타낸 마스터 버스 및 슬레이브 프로세서들은 인텔(Intel) 80286이나 모토롤라(Motorola) 63000장치를 포함한(이에 제한되지 않음), 동일한 상업용 마이크로프로세서 페밀리로부터 적절히 선택된다. 전형적인 인터페이스 제어기는 전술한 텍사스 인스트루먼츠(Texas Instruments) TMS 9650장치이다.

본 발명은 공유 이중 포트 램(RAM)으로부터 상기한 바와 같은 성능을 얻기 위해서 비교적 정보처리 기능이 있는 RAM 제어기를 사용하지만, 덜 정밀한 구조의 공유 이중 포트 램을 제어기와 일체로 형성한 제품을 이미 시중에서 구할 수 있다. 이러한 제품의 예로는 집적장치 기술부품 IDT 7130이 있다.

본 발명에 의한 구조체의 PICA 프로세서 장치 모듈들은 완전수직 및 수평 방향으로만 집적할 수 있는 것이 아니라, 제2도에 나타낸 것처럼 궤환 루프 형태로 배열할 수도 있다. 제2도의 PICA 프로세서 장치 모듈들의 구조는 PICA PEM ＂2＂가 PICA PEM ＂1＂의 버스 ＂1＂의 주변장치인 동시에 PICA PEM ＂1＂이 PICA PEM ＂2＂의 버스상에서 주변장치이기도 하다. 이러한 배열은 본 발명에 의한 모듈 및 버스 구조체에 의해서 달성할 수 있는 구조적인 특징들중의 하나이다. 제2도에 나타낸 대칭적인 배열구조는 아직 많이 이용되지 않았다. 개념적으로 볼때 이러한 구조체는 병렬처리의 특성과 아울러, 양쪽 버스에 부착할 수 있는 기타의 주변장치들의 수만큼 통상적인 처리 특성도 갖게 된다.

본 발명에 의한 모듈식 구조체의 PICA 프로세서 장치에 관한 또 다른 응용예를 제3도에 도시하였다. 여기서 PICA 프로세서 장치 모듈들은 연장된 대용량 메모리를 주버스 프로세서 장치 ＂0＂에서 이용할 수 있게 하는 플랫폼의 역할을 한다. 이 대용량 메모리의 실제 기능은, 도시된 구조에서 조차도, 제한적인 것이 아니고, 오히려 마스터 버스 프로세서의 작동 시스템에 의해 정해지는 것이다.

예를 들어, 제3도의 구조는 각 PICA PEM이 확정된 데이타 베이스 컴퓨터 시스템에서 부가적인 대용량 메모리를 위한 플랫폼이 되는 배열을 나타내는 것이라고 할 수 있다. 이러한 배열의 경우, 대용량 메모리의 개별 디스크들은 해당 PICA 프로세서 장치 모듈들에 의해 병렬처리나 동시적으로 탐색될 것이다. 아울러, 이와 똑같은 구조체를 고장방지 메모리 저장 시스템의 세팅에 사용할 수 있는데, 이 경우에 대용량 메모리 ＂1＂과 대용량 메모리 ＂2＂는 동일 데이타를 기억하며, 이의 신뢰성은 마스터 버스 프로세서 장치와 작동 시스템에 의해 수행되는 독출 비교중에 확인된다. 이 두 작동을 위한 배열 구조는 마스터 버스 프로세서 장치 ＂0＂의 다른 통상의 동작 시스템 응용 소프트웨어를 개조함으로써 성취할 수 있다. 결국 대용량 메모리들(1,2)은 특수한 버스들과 작동 시스템들을 갖추도록 독특하게 구성할 필요가 없다.

제4도는 다수의 ＂덤(dumb)＂ 통신 접합기들과 사용중인 마스터 버스 프로세서 사이에서 정보처리 기능이 있는 인터페이스의 역할을 하는, 본 발명의 또다른 실시예를 나타낸 것이다.

제4도의 PICA PEM ＂1＂은 그러한 규격 플랫폼의 유용성을 나타내는 것으로서, 자체 버스인 슬레이브 버스 ＂1＂의 마스터로서 동시에 마스터 버스 ＂0＂상의 슬레이브로서의 역할을 할 수 있음을 보여준다. 여러가지 통신 접합기들은 현재의 구조로부터 설계 변경할 필요가 없다. 제4도의 다중 통신경로의 경우 마스터 버스 프로세서가 프로세서 장치 ＂0＂에 대한 우선 순위에 따라서 통신 동작을 위해 한 접합기를 선택하게 된다는 것을 예측할 수 있다. 이 접합기 통신 소프트웨어는 PICA 프로세서 장치 모듈 ＂1＂에 의해 수행되도록 하는 것이 확실히 바람직하다. 제4도의 경우 PICA PEM ＂1＂장치는 다중 작업 시스템 상황에서 요구되는 전반적인 작동 시스템 및 응용 소프트웨어의 개조 없이도 여러 통신 매체와 마스터 버스 프로세서 사이에 통로를 형성한다. 마스터 프로세서 동작들을 과도하게 증가시키거나 주변 접합기들의 설계변경을 하지 않고서도 마스터 및 슬레이브 버스들을 따라서 수평방향으로 기능들을 더욱 집적시켜 놓을 수 있음을 알 수 있다.

본 발명에 의한 모듈식 구조체의 고도로 일관된 구조와 특히 개별적인 PICA 프로세서 장치의 내부구조는 최소한의 하드웨어, 소프트웨어 및 실시경비로 컴퓨터나 워크스테이션 시스템에 확장된 기능성을 제공한다. 마스터 버스 프로세서 장치 소프트웨어를 비교적 근소하게 변화시키고서도 마스터 버스 프로세서에 의해 취해지는 동작들로부터 사실상 독립되어 있는 슬레이브 버스형 프로세서에서 주변장치 소프트웨어가 독립적으로 실시될 수 있도록 할 수 있다. 각 PICA 프로세서 장치 모듈들에 공유 이중 포트 RAM과 해당 공유 RAM 제어기가 있음으로써 마스터 버스와, 슬레이브 버스에 연결된 주변장치 사이의 통신이 비교적 자유로워진다. 또 하나의 중요한 잇점은 특히, 마스터 버스 프로세서와 슬레이브 버스 프로세서가 동일한 마이크로프로세서 군에 속할 경우에 마스터 버스 프로세서 소프트웨어가 사실상 이동된다는 것이다.

Claims (3)

1. 프로세서들과 이에 관련된 버스들을 갖춘 것으로서 마스터 버스 및 사실상 이와 동일한 슬레이브 버스; 상기 마스터 버스를 통해 제어 및 통신하도록 연결된 마스터 프로세서; 상기 슬레이브 버스를 통해 제어 및 통신하도록 연결된 슬레이브 프로세서; 상기 마스터 버스를 통해 통신하도록 연결된 마스터 램(RAM); 상기 마스터 버스와 상기 슬레이브 버스 사이에 연결되어 비동기 제어 신호들을 상기 마스터 및 슬레이브 프로세서들 사이에 전송하는 인터페이스 제어장치; 제1포트에서는 상기 마스터 버스를 통해 통신하도록 연결되고 제2포트에서는 상기 슬레이브 버스를 통해 통신하도록 연결된 공유 이중 포트 램; 및 상기 마스터 버스, 상기 슬레이브 및 상기 공유 이중 포트 램과 연결되어 공유 이중 포트 램 이용 요구 신호들을 수신하여 상기 공유 이중 포트 램의 제어신호를 조정하는 공유 램 제어장치로 구성되는 컴퓨터 시스템 구조체.
2. 제1항에 있어서, 상기 공유 이중 포트 램이 양포트에서 동시에 번지 지정될 수 있는 컴퓨터 시스템 구조체.
3. 제2항에 있어서, 상기 마스터 및 슬레이브 버스들이 도선수, 도선의 기능성, 및 도선의 신호 용량의 면에서 사실상 서로 동일한 컴퓨터 시스템 구조체.

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