KR920005326B1 - 마이크로컴퓨터 및 그 시스템과 클럭펄스 주파수 발생기 - Google Patents

마이크로컴퓨터 및 그 시스템과 클럭펄스 주파수 발생기 Download PDF

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Abstract

내용 없음.

Description

마이크로컴퓨터 및 그 시스템과 클럭펄스 주파수 발생기
제1a도 및 제1b도는 마이크로컴퓨터에 클럭 신호를 인가하는 종래기술 기법을 도시.
제2도는 본 발명의 기본 구성에 대한 기능 블록선도.
제3도는 본 발명의 소자를 도시하는 좀더 상세한 기능 블록선도.
제4도는 제3도의 주파수합성 타이밍 발생기에 대한 상세한 블록선도.
제5a, 5b, 5c 및 5d도는 제4도에서 도시된 소자에 대한 상세한 회로도.
제6도는 제4도의 주파수합성기 타이밍 발생기에 대한 교체 실시예도.
제7a, 7b, 7c, 7d, 7e, 7f 및 7g도는 제3, 4 및 5a~d도에서 도시된 동작을 설명하는데 유용한 타이밍챠트.
* 도면의 주요부분에 대한 부호의 설명
100 : 수정발진기 102 : 수정발진기소자
104 : 중앙처리장치 (CPU) 106 : 가변분할기
200 : 주파수합성타이밍 발생기 204 : 주파수 합성기
206 : 타이밍 선택기 218 : 타이머 입력 선택기
222 : CPU 클럭 발생기 및 제어회로 224 : 타이머/카운터 및 프리스 케일러
226 : 타이머 제어 레지스터 240 : 주파수 제어 레지스터
260 : 위상 검출기 262 : 저역통과 필터
268 : 전압제어발진기 270 : 모듈로분할기
본 발명은 마이크로컴퓨터에 공급된 타이밍 신호를 제어하여 마이크로컴퓨터의 계산능력과 전력 소산을 변경하는 것에 관한 것이다.
대부분의 마이크로컴퓨터 응용에 있어서, 마이크로컴퓨터장치는 마이크로컴퓨터 회로내에 내장된 전형적으로 수정발진기회로인 고정주파수 클럭원으로 동작된다. 이러한 구성은 마이크로컴퓨터의 타이밍 회로의 구성을 간략화시키지만, 전력 드레인 및 프로그래밍 응용성에 관해서 마이크로컴퓨터 시스템의 바람직한 수행을 제한시킬 수가 있다. 또한 이러한 것은 또한 마이크로컴퓨터 시스템을 구성하는데 전반적으로 높은 코스트 (Cost)를 요구한다.
계산에 필요조건이 시간에 따라 변화하는 것에서, 클럭주파수는 필수적으로 높게 설정되어져 마이크로컴퓨터에 의해 수행되어지는 최선 요구타스크(Task)를 처리하는데 필요한 계산전력(계산/초)을 공급해야만 한다. 이들 적용에서, 컴퓨터는 흔히 보다 낮은 요구 즉시 타스크를 수행하는데 필요한것 보다 더 높은 클럭주파수로 동작한다. 모든 컴퓨터와 특히 CMOS 마이크로컴퓨터는 저동작주파수 보다는 고동작주파수에서 더 많은 전력을 소산하므로, 종래의 고정주파수 클럭신호원에 의해 구동되는 CMOS 컴퓨터는, 클럭주파수를 즉시 타스크의 요구에 따라 상승시키고 하강시키는 것보다 더 많은 전력을 소산한다. 이것은 시스템의 전력소산을 감소시키는데 크게 기여할 것이며, 또한, 클럭주파수가 프로그램제어하에 있으면, 이것은 더 많은 에너지 효율 마이크로컴퓨터 시스템을 제공할 것이다.
이들 프로그램의 역효과를 감소시키도록 하는 종래기술의 한 시스템을 수정발진기 클럭원과 마이크로 컴퓨터사이에 연결된 프로그래머블 분할기를 이용한다. 분할기의 모듈러스 (Modulus)는 고주파수나 또는 저주파수 클럭신호 입력을 힘들여 마이크로컴퓨터에 공급하여 마이크로컴퓨터의 전력소산을 감소시키도록 변경될 수 있다. 그러나, 수정발진기의 기본주파수는 가장 어려운 선프로그램된 타스크의 계산필요조건을 처리하는데 필요한 가장높은 클럭주파수로 마이크로컴퓨터를 동작시킬만큼 충분히 높아야만 한다. 일반적으로, 마이크로컴퓨터가 낮은 클럭주파수에서 동작될때는 얼마간의 에너지가 절약된다. 그러나, 클럭주파수를 감소시키는 분할기 회로는 항상 고입력클럭주파수에서 동작하고, 고주파수 발진기의 전력드레인과 함께 분할기자체의 전력드레인은 전체 마이크로컴퓨터 시스템의 전력드레인에 심한 영향을 끼칠수가 있다.
사실상, 마이크로컴퓨터 타스크에서 필요한 최대와 최소 클럭주파수간에서 매우 큰 차가 있는 많은 경우에는 수정발진기 및 프로그래머블 분할기는 낮은 주파수, 낮은 전력드레인 모드의 마이크로컴퓨터에서보다 상당히 더 많은 전력을 소모한다. 또한, 문제는 대다수의 마이크로프로세서 수정 발진기의 동작주파수가 1.0MHz 내지 8.0MHz의 범위내에 있다는 사실에서 나타난다. 이러한 주파수의 범위에서 유용한 수정주파수 제어소자는 크기가 커지고 전자적 시간적용에 대해서 우선적으로 개방되어져온 훨씬 더 낮은 코스트, 낮은 주파수(30MHz 내지 100MHz)와 비교할때 상당히 비경제적이다. 이와같이 종래기술의 장치를 이용하는데서 나타나는 크기, 전력 및 코스트 문제가 발생한다.
따라서, 본 발명의 목적은 마이크로컴퓨터의 계산 필요조건에 따라 변화하는 출력주파수인 가변 클럭주파수원을 마이크로컴퓨터에 제공하는 것이다.
본 발명의 다른 목적은 조합의 전력 드레인이 모든 동작클럭주파수에서 최소로 되는 정도의 가변주파수 클럭원과 마이크로컴퓨터를 제공하는 것이다.
본 발명의 다른 목적은 마이크로컴퓨터에 의해 실행되는 프로그램의 제어하에 있는 마이크로컴퓨터에 가변 주파수클럭원을 제공하는 것이다.
본 발명의 또다른 목적은 발진기회로에서 저주파수 낮은 코스트의 수정기준소자를 이용하는 마이크로컴퓨터에 가변 주파수 클럭원을 제공하는 것이다.
본 발명의 다른 목적은 CMOS 기법을 포함하고 있는 다수의 집력회로 기법을 이용하는 마이크로컴퓨터로 동일칩에서 쉽게 수행될 수 있는 가변 주파수클럭원을 제공하는 것이다.
본 발명의 양상에 따라서, 마이크로컴퓨터는 저주파수, 수정제어클럭원, 주파수 합성기의 주파수배율형, 클럭원 선택기를 구비하는 프로그래머블 클럭주파수원은 갖추고 있다. 주파수 합성기는 위상검출기, 저역통과 루프필터, 전압제어 발진기(VCO), 그리고 합성기의 출력주파수가 마이크로컴퓨터에 의해 제거될 수 있도록 상호연결된 프로그래머블 분할기로 구성되어 있다.
동작중, 주파수 합성기의 출력주파수는 마이크로컴퓨터에 의한 직접제어상태에 있는 광범위 값에 걸쳐 변화될 수 있다. 시스템의 전력드레인을 최소로 하기위해, 주파수 합성기와 이의 모든 구성소자는 비활성되어 전력이 인출되지 않은 모드로 될 수 있다. 반면에 수정발진기의 더낮은 주파수출력은 마이크로 컴퓨터에 적접 클럭 펄스를 공급하는데 사용된다. 통상의 예에서, 표준 32KHz 수정시계는 수정발진기에서 사용될 수 있고, 주파수 합성기는 마이크로컴퓨터에 적당한 동작 주파수범위를 제공하는 5.12MHz까지의 클럭주파수 신호를 발생하는데 사용되므로, 따라서 전력 소산범위는 100에서 1사이에 있다.
이하 본 발명은 첨부된 도면을 참조하여 더욱 상세히 설명될 것이다.
제1a도는 마이크로컴퓨터의 동작에 필요한 클럭신호를 공급하는데 통상 사용되는 종래의 방법을 도시한다. 여기서, 수정 발진기 회로(100)는 전기적으로 여기가능한 종래의 수정소자(102)를 사용하여 Vref의 안정 클럭신호를 발생한다. 수정발진기(102)의 출력 (Fref)은 CPU(104)의 클럭 및 타이밍 입력에 직접 인가되며 CPU(104)는 마이크로컴퓨터의 구성에 명목상으로 연관된 모든 주변회로를 포함한다. 제1도에서 도시된 발진기회로(100)는 당연히 마이크로컴퓨터에 프로그램된 순서중 최선요구부의 계산능력을 지지할 수 있도록 충분히 높아야만 되는 주파수 Fref로 연속적으로 동작된다. 예를들어, 페이징(Paging)수신기에서 사용되는 정해진 신호 디코더에서의 여러 경우에, 마이크로컴퓨터에서 피크 계산 필요조건은 최소 계산 필요조건의 100배 정도이다. 이러한 마이크로컴퓨터의 이용으로, 최소 계산능력을 필요로 하는 간단한 타스크를 실행하는데 대부분의 시간이 충당될 수 있다. 이러한 경우에, 제1a도에서 도시된 구성은 클럭주파수가 마이크로 컴퓨터에 의해 실행되어지는 타스크의 계산요구를 만족시키는데 필요한 값으로 어떻게 해서든지 조정되는데에 필요로 하는 것보다 상당히 더 많은 전력소산을 나타낸다.
예를들어, 마이크로컴퓨터가 반복적인 일련의 프로그래밍 타스크를 수행해야만 하는 경우를 생각해보자. 여기서 피크클럭 Fref는 다음과 같은 값을 갖는다. 즉, a) 5.12MHz는 0.100초를 필요로 하고, b) 32MHz의 클럭주파수가 0.900초를 필요로한후에, c) a)와 b)순서가 반복된다. 또한, 비교를 쉽게 하기위해서, 마이크로컴퓨터와 클럭회로가 CMOS회로 소자로 수행된다고 생각하면, 마이크로컴퓨터는 모토로라 MC146805E2 마이크로 프로세서 및 MC65516ROM으로 이루어진다.
동작주파수의 광범위에 걸쳐 CMOS 회로의 전력소산은 동작클럭주파수에 직접 비례한다는 것은 잘 알려진 사실이다.
전력소산 = 상수×Fref 여기서 상수의 값은 어떤 주어진 회로에서 명복상으로 고정된 특정한 회로구성에 결정된다.
상술된 실시예에서, 마이크로컴퓨터의 전류드레인은 마이크로컴퓨터가 5.12MHz 클럭속도로 동작될때 5볼트의 전력공급으로 4mA가 될 것이다. 마이크로컴퓨터 전류드레인은 클럭주파수가 32KHz로 감소되면 5볼트의 전력공급으로 0.025mA로 감소될 것이다.
유사하게, MC146805E2 마이크로프로세서에서 사용된 것과같은 전형적인 CMOS 주정제어발진기는 5.12MHz의 주파수로 동작될때 5볼트의 전력공급으로 0.8mA가 되지만, 발진기 주파수가 32KHz로 감소된다면 단지 0.005mA가 될것이다.
이와같이 제1a도에서 도시된 시스템에서는 클럭주파수가 5.12MHz로 설정되어야만 되고, 평균 전력소산은 전력소산 = V×I = (5.5V)×(0.8+4.0mA) = 24mW 이다.
그러나, 클럭주파수가 어떻게 해서라도 순시 타스크의 최소 필요조건에 순응하도록 조정될 수 있다면, 전력드레인은 다음과 같이 낮아질 수 있다. 즉,
전력소산 = 0.1V×I고×0.9V+I저 = 0.1(5V) (4.8mA)+0.9 (5V) (0.03mA) = 2.54mW
이고 두 전력소산간에서의 21.4mW차는 90% 순전력절약을 나타낸다. 이와같이, 본 실시예에서, 종래 기술회로는 클럭주파수가 마이크로컴퓨터의 순시계산 필요조건에 따라 변화할 수 있는 것에서 필요로 하는것보다 거의 10배나 훨씬 더 많은 전력을 소산한다.
제1a도에서 도시된 구성의 제2의 제한은 경과 시간간격을 조절하고 프로그램을 실행하는데 시간 베이스 (Base)으로서 한 클럭주파수만을 사용하도록 제한되는 것이다. 여러경우에, 짧은 시간 간격이 고정밀도로 측정되도록 하는데 유용한 고주파시간베이스를 갖고 또한 긴 시간간격이 마이크로컴퓨터내의 매우 큰 타이밍 회로의 이용을 필요로하지 않고 측정될 수 있도록 하는데 유용한 저주파수 시간베이스를 갖는것이 바람직하다. 또한, 가변속도로 입력신호를 샘플링하고 서로 다르게 규정된 주파수로 출력신호를 발생하고, 등등, 과 같이 많은 프로그래밍 타스크는 클럭주파수가 마이크로컴퓨터에 의해 실행되는 프로그램 필요조건에 대처하도록 변형되어 조정될 수 있다면 더욱 쉽게 수행될 수 있다.
제1b도는 수정발진기(100)의 출력(Fref)이 가변 주파수 분할기(106)의 입력에 연결되는 구성인 제2종래 기술의 기능블록선도이다. 분할기의 출력은 마이크로컴퓨터(104)의 클럭입력에 연결되고, 마이크로컴퓨터(104)의 출력은 또한 가변 분할기(106)의 제어입력(108)에 연결된다.
제1b도에서의 가변분할기는 단자(108)에 인가된 제어신호를 통하여 마이크로컴퓨터에 의해 변경될 수 있는 분할기 모듈러스를 갖는다. 동작중, 분할기(106)는 저모듈러스를 가져 적은 제수로 Fref를 분할하여 고계산능력을 필요로할때는 고클럭 주파수로 마이크로컴퓨터를 동작시킨다. 분할기(106)는 또한 고 모듈러스를 가져 높은 제수로 Fref를 분할하여 저 계산능력을 필요로할때는 저 클럭주파수로 마이크로컴퓨터를 동작시킨다.
제1b도에서의 종래기술 구성은 제1a도의 구성에서 연관된 얼마간의 제한을 개선시키지만, 그러나, 전체적으로는 이들제한을 제거시키지는 못한다. 특히, 제1b도의 구성은 아직도 필요로하는 고 클럭주파수를 발생하기 위해서는 물리적으로 크고 비경제적인 이용을 필요로 한다. 마이크로컴퓨터가 매우 낮은 클럭속도로 동작될때는 전력드레인 문제는 개선되지만 그러나 고주파수 클럭발진기와 가변 분할기에 연관된 전력드레인은 마이크로컴퓨터에 의해 소산되는 전력보다도 몇배의 전력소산을 가져온다. 이와같이, 마이크로프로세서로 처리하는 동일한 반도체로 제조된 IC에서, CMOS 발진기회로(102)와 (106)과 같은 연관된 주파수분할기회로를 5.12MHz의 발진기 주파수로 동작하는데 필요한 전류드레인은 전형적으로 5볼트의 전력공급으로 1.0mA이다. 이것은 5mW의 전력소산과 일치한다.
상기에서 예증된 동일 실시예의 프로그래밍 타스크를 택하면, 제1b도에서 도시된 것과 유사한 시스템에 의해 소산된 전력은 다음과 같다. 즉,
평균전력소산 = 0.1 (5V) (5.0mA) + 0.9 (5V) (1.025mA)
평균전력소산 = 7.1mW
발진기와 분할기의 조합으로 인한 5mW 전력은 감산하면 마이크로컴퓨터에서 소산되는 단지 2.1mW의 평균전력 드레인이 나타난다. 이와같이, 발진기와 분할기는 마이크로컴퓨터에서 소산된 전력의 거의 2½배를 소모한다.
또한, 이러한 방법에서, 마이크로컴퓨터는 발진기주파수의 정수 서브멀티픈 (Submutiple)인 주파수로만 클럭될 수 있으므로 마이크로컴퓨터의 프로그램을 효율적으로 하기위한 값으로 클럭주파수를 변경하는 능력은 아주 제한된다. 예를들어, 5MHz의 발진기주파수에서, 5.0MHz, 2.5MHz, 1,66MHz등등의 클럭신호주파수만이 1, 2, 3등등의 제수와 상응하여 발생될 수 있다. 낮은 제수에서 나타나는 출력주파수에서의 큰 갭(Gap)은 시스템의 동작을 심하게 제한시키는데, 이것은 인접하게 공간을 두어 놓여진 다수의 교체 클럭주파수가 요구되는 고동작 클럭주파수에서 정확하게 있기 때문이다. 이와같이, 제1b도에서 도시된 구성은 또한 본 발명에 의해서 설명되는 여러가지 추가적인 단점을 가지고 있다.
제2도는 본 발명의 기능블록선도이다. 종래의 도면에서와 같이, 수정발진기(102)는 수정소자(102)에 결합된다. 발진기(199)와 수정(102)은 (109)로 지정된 점선으로 둘러싸여져 주파수 합성 타이밍 발생기(200)에 공급된 타이밍신호원을 나타낸다. 수정발진기(100)는 기준 클럭 입력단자(202)에 의해서 주파수합성타이밍 발생기(200)에 연결된 출력신호를 갖는다. 주파수 합성 타이밍발생기(200)의 두 출력신호는 CPU 클럭입력단자(110)와 타이머 클럭입력단자(112)에서 마이크로컴퓨터(104)에 연결된다. 마이크로컴퓨터(104)의 출력제어선은 주파수 합성타이밍발생기(200)의 제어입력(110)에 연결된다.
동작중, 수정(102)과 공동으로 수정발진기는 적합하게 30KHz와 100KHz사이의 주파수를 갖는 정확한 저주파수 수정제어출력신호를 발생한다. 이러한 주파수범위에서 기준 클럭시간베이스를 사용함으로써, 발진기회로의 전력드레인은 최소로 유지될 수 있어서, 따라서 낮은 코스트와 물리적으로 수정시계는 수정주파수 기준소자로서 사용될 수 있다. 더 작고 더 낮은 코스트의 수정을 이용하기 위해서는, 수정발진기(108)의 저주파수 클럭신호는 주파수 합성 타이밍 발생기(200)의 기준클럭입력(202)에 인가된다. 기능블럭(200)은 주파수 합성기의 주파수 배율형과 마이크로컴퓨터의 클럭 및 타이머 입력에 인가되는 두 출력신호를 발생하는 타이밍 및 선택논리를 포함한다.
타이밍발생기(200)내에 포함된 주파수 합성기는 다음과 같은 출력주파수를 발생시킨다. 즉,
Fsyn = M. Fref
여기서 Fref는 클럭기준입력단자(202)에 인가된 신호의 주파수이고, M은 타이밍발생기(200)내의 제어인터페이스입력단자(114)에 의해서 마이크로컴퓨터로 제어될 수 있는 정수율이다. 적합한 실시예에서, 타이밍발생기(200)내의 타이밍 및 선택논리는 수정발진기(109)의 기준신호나 또는 합성기의 출력신호 Fsyn가 마이크로컴퓨터의 클럭 및 타이머 입력단자중 하나나 또는 양쪽에 인가되도록 허용한다. 또한, 주파수 합성기는 수정발진기의 출력신호가 마이크로컴퓨터의 클럭 및 타이머의 입력단자 양쪽에 직접 인가되는 동안 0 전력드레인상태로 전반적으로 디스에이블되도록 구성된다.
제2도에서 도시된 시스템은 제 3, 4, 5a, 5b, 5c, 5d, 6 및 7a~f도에서 더욱 상세히 나타내고 다음절에서 상세히 기술된다. 여기서 기술된 시스템의 구성이 상기에서 고려된 샘플시간변화 프로그램을 실행하는데 사용될때, 전체 전력소산은 상당히 줄어든다.
특히, 제1b도의 발진기 및 분할기구성의 부분인 동일 CMOS 발진기는 32KHz의 주파수로 동작할때 단지 5uA만을 인출한다. 주파수합성 타이밍발생기(200)는 5.0MHz 출력신호를 발생할때 0.5mA 인출하고, 수정발진기(100)의 출력이 마이크로컴퓨터(104)의 두 클럭입력단자(110 및 112)에 직접 인가되도록 디스에이블될때는 0 전류드레인을 갖는다. 그러므로 샘플 프로그래밍 순서를 실행하기 위해 본 발명을 이용하는 전력 소산은 다음과 같다. 즉,
평균전력소산 = 0.1 (5V) (4.5mA)+0.9 (5V) (0.030mA) = 2.38mW
이것은 제1a도에서 도시된 시스템의 전력드레인에 대해서는 10배이상의 향상이고 제1b도에서 도시된 시스템의 전력드레인에 대해서는 3배이상의 향상이다.
또한, 저주파수 수정기준신호를 사용함으로써, 합성출력주파수는 마이크로컴퓨터의 클럭주파수가 적합한 주파수값으로 근접하게 조정되도록 허용하여 컴퓨터의 효율성을 개선시키고 컴퓨터 프로그램 실행동안 전력의 이용을 증가시키는 작은 주파수 단계로 변화할 수 있는 것을 알수 있다. 예를들어, 32KHz의 발진기 주파기에서, 32KHz와 5.12MHz사이의 서로다른 160개 합성출력주파수는 32KHz의 멀티플인 각 주파수로 발생될 수 있다. 이용가능한 주파수의 이러한 설정은 최선 요구프로그램된 타스크가 실행될때 마이크로컴퓨터를 클럭하는데 사용될 더 높은 주파수에서 컴퓨터를 프로그래밍하는 타스크를 이롭게하고 마이크로컴퓨터의 동작 효율성을 증가시키도록 선택될 수 있는 공잔을 두어 인접하게 놓여진 다수의 클럭주파수가 있다는 바람직한 특성을 가진다. 더우기, 주파수합성기의 배율형과 공동으로 마이크로컴퓨터에 의해 수행되어지는 가장 어려운 타스크에서 필요로되는 주파수보다도 적은 수정 기준클럭 시간베이스 주파수를 이용하면 최적의 전력절약을 할수 있다는것은 명백해진다. 주파수선택이 수행되어지는 컴퓨터 타스크에 응답하여 이루어질때, 이것은 현저하게 에너지 효율성을 지닌 마이크로컴퓨터 시스템을 산출한다.
제3도는 제2도의 시스템을 더욱 상세한 기능 블록선도형으로 도시한다. 여기서, 주파수 합성타이밍 발생기(200)와 마이크로컴퓨터(104)는 이들의 구성소자로 분류된다. 수정발진기(100)의 출력은 주파수합성기(204)의 기준 발진기 입력 단자(202)와 타이밍선택기회로(206)의 입력과 마이크로컴퓨터(104)내의 타이머 입력선택기(218)의 입력단자(112)에 연결된다. 주파수합성기(204)의 출력신호는 타이밍선택기회로(206)에 제2클럭입력을 제공한다. 타이밍선택기회로(206)의 출력신호는 마이크로컴퓨터(104)의 클럭입력단자와 타이머 입력선택기(218)의 제2입력에 연결된다.
마이크로컴퓨터(104)는 많은 가운데서도 특히 CPU 클럭발생기 및 제어회로(222)와, 타이머/카운터 및 프리스케일러(Prescaler) (224)와, 타이머 제어레지스터(226)을 차례로 포함하고 있는 CPU(220)를 구비하고 있다. 본 기술에 능숙한 사람에게는 CPU 클럭발생기는 모든 내부 CPU 명령 타이밍 및 어드레스/데이타 동작에 대하여 원시클럭으로서 동작한다는 것을 알수 있을 것이다. 타이머/카운터는 타이밍 동작에 대해 우선적으로 사용되어 프로그래머블 경과 시간측정소자로서의 기능을 수행한다. CPU(220)는 또한 어큐뮬레이터 인덱스 레지스터와, 스텍포인터(Stack Pointer)와 CPU에 포함되어지는 잘 알려진 여러 다른모듈러스를 포함하여서 도시된다. CPU는 양방향성제어버스선(23)에 의해서 주파수제어레지스터(24)와, 포트 C 입력 레지스터(242)와, I/O 포트 A 레지스터(244)와, I/O 포트 B 레지스터(246)와 I/O 포트 D 레지스터(248)와, 프로그램 ROM (250)과 RAM (252)에 연결된다.
타이머 제어레지스터(226)의 출력제어선(227)은 타이머 입력선택기(218)의 제23 입력에 결합되고, 선택기(218)의 출력단자(225)는 타이머/카운터 및 프리스케일러(224)의 입력에 연결된다. 타이머 선택기(218)는 또한 단자(112)에서 발진기(100)의 클럭원신호를 수신한다. 이와같이, 타이머 선택기(218)는 발진기(100)와 합성기(204)의 타이밍신호를 갖고 있다.
레지스터(240)의 두개 출력제어신호선(249, 251)은 타이밍선택기회로(206)에 연결된다. 이들선은 클럭선택기제어 및 파워업 (power up) 또는 리셋트 제어를 각각 제공한다. 주파수제어 레지스터(240)의 다른 4개 츨력제어신호선(253, 255, 257, 259)은 주파수 합성기(204)에 제공되어 온/오프, 대역폭제어 및 주파수제어신호를 각각 공급한다. 선의 수는 기능적인 상호 연결의 한 실시예만 제의하고는 제한되지는 않는다.
제3도에서 도시된 시스템은 다음과 같은 방식으로 동작한다. 시스템이 제일먼저 턴온되거나 활성될때, 주파수합성 타이밍발생기(200)는 즉시 고정되지 않아서 마이크로컴퓨터를 클럭하는데 안정한 안정 출력주파수를 제공할 수 없다. 이러한 문제점을 극복하기 위하여, 타이머 제어레지스터(226)와 주파수 제어레지스터(240)를 포함하고 있는 마이크로컴퓨터(104)내의 레지스터는 본 기술에서 잘 알려진 파워업 초기화기법으로 소정의 상태로 초기화된다. 타이머 제어 레지스터(226)와 주파수 제어 레지스터(240)의 소정 초기 상태는 제어선(249, 251)을 통하여 타이밍 선택기회로(206)에 제어신호의 발생을 나타내고 제어선(227)을 통하여 타이머 입력선택기(218)에 제어신호의 발생을 나타내며, 회로(206)와 회로(218)는 마이크로 컴퓨터의 클럭입력단자(110 및 112)에 인가된 클럭신호로서 수정발진기(100)의 출력을 선택한다. 이들 제어신호에 응답하여, 타이밍 선택기회로(206)는 입력단자중 하나에 연결된 수정발진기 출력신호를 마이크로 컴퓨터의 CPU 클럭입력단자인 단자(110)에 인가된다. 유사하게, 타이머 입력선택기(218)는 입력단자(112)에 공급된 수정발진기 출력신호를 마이크로컴퓨터내의 타이머/카운터 및 프리스케일러(224)에 번갈아 연결된 출력단자(225)에 연결한다.
CPU 클럭발생기 및 제어회로(222)는 CPU의 여러소자를 내부적으로 클럭하는데 사용되는 타이밍신호를 발생하므로, 회로(222)는 모든 명령과, 데이타와 어드레스 동작에 타이밍 제어를 공급한다. 이와같이, 클럭입력단자(110)에 인가된 신호의 주파수는 마이크로컴퓨터의 실행주기시간을 결정하고, CMOS마이크로컴퓨터에 대해서는, 마이크로컴퓨터의 생겨한 전력드레인을 직접 결정한다. 유사하게, 타이머/카운터 및 프리스케일러회로(224)는 경과 시간타이머로서 마이크로컴퓨터에 의해 이용되고, 타이머 입력선택기(218)는 타이머/카운터 및 프리스케일러에 대해 시간베이스신호로써 수정발진기의 출력이나 또는 주파수합성타이밍 발생기의 출력을 선택하는 기능을 갖는다. 비록 합성기의 동작이 CPU 클럭발생기회로의 필수조건에 의해 제어되지만, 본 기술에 능숙한 사람에게는 타이머 입력선택기(218)에 결합된 부가 타이밍선택회로(206)는 합성기의 출력을 CPU 클럭발생기의 필요조건에 상관없이 경과된 시간측정에 이용되도록 허용하는 것은 명백해진다.
이와같이, 시스템이 활성된 직후에, 수정 발진기의 출력은 CPU를 클럭하는데 사용되고, 타이머/카운터 및 프리스케일러에 대해 시간베이스로서 사용된다. 이러한 모드에서, 마이크로컴퓨터는 완전한 기능을 하고, 프로그램 ROM에서 타스크프로그램에 좌우되어서 주파수합성기를 활성시켜 클럭시켜 클럭신호출력단자(110)나 또는 타이머/카운터(224)에 나타난 고주파수 신호를 인가할 수 있다.
주파수 합성기를 활성시키려면, CPU는 주파수제어 레지스터(240)내에 제어연속을 기입시켜 주파수 합성기를 턴온하고, 이 대역폭을 광대역폭상태로 설정하고, 출력주파수를 설정한다. 제어연속은 온/오프 제어선(253)과, 대역폭제어선(255)과, 주파수 제어선(257, 259)상에서 신호를 발생시키며, 주파수 제어선(257, 259)은 합성기를 물리적으로 턴온하고, 이 루프 대역폭을 광대역폭상태로 설정하고, 합성기내의 프로그래머블분할기를 적당한 제수로 정하여 출력 주파수를 바람직한 값으로 설정하도록 작용한다.
합성기가 광대역폭모드에서 위상고정 루프로 인해 턴온되어진 후에, 루프는 빠르게 동기되거나 또는 고정이 되어, 출력주파수는 바람직한 값으로 고정된다. 그러나, 광대역모드에서는 위상고정 루프로 인해, 합성기의 출력에는 안정클럭시간베이스로서 사용되어지는 노이즈와 주파수지터(jtter)가 너무 많이 포함될 수 있다. 이와같이, 루프 대역폭을 협대역으로 하고 루프의 안정성을 향상시키기 위해서는, 마이크로컴퓨터는 다음에 주파수 제어레지스터(24)내에 새로운 제어연속을 기입하여 대역폭제어선(255)의 상태를 변경시킨다. 이 새로운 제어연속은 주파수제어신호(257, 259)의 상태나 또는 온/오프선(253)의 상태를 변경하지 않고, 다만 대역폭 제어선(255)의 상태만큼 변경시켜 협대역폭모드로 위상고정루프를 정한다.
그다음에, 루프대역폭 변경으로 인해 천이가 소멸되도록 허용되는 다소간의 짧은 지연후에, 주파수 합성기의 출력은 안정하고 마이크로컴퓨터에서 클럭원으로서 이용하는 것이 적합하다. 그러므로 마이크로컴퓨터는 타이밍선택기회로와 이 타이머 입력선택중 하나나 양쪽 모두를 스위치하여 CPU 클럭 입력단자와 타이머/카운터 입력단자중 하나나 양쪽모두에 주파수 합성기의 출력을 인가한다.
주파수 합성기출력은 주파수제어레지스터(240)내에 제어연속을 기입함으로써 CPU 클럭 입력단자에 인가될 수 있으며 레지스터(240)는 클럭 선택기제어신호(249)의 상태를 변경하여 수정발진기 출력에서 합성기출력까지 타이밍선택기회로(206)의 출력신호를 스위치한다. 유사하게, 단자(225)에서의 타이머 입력신호는 타이머제어레지스터(226)내에 새로운 제어연속을 기입함으로써 수정발진기신호에서 타이밍 선택기(206)의 출력으로 변경될 수 있어서 제어선(227)상의 신호상태를 변경한다.
제3도에서 도시된 시스템에서, 마이크로컴퓨터는 어떠한 시간에서도 주파수 합성기를 턴온 또는 턴오프할 수 있다. 더우기, 마이크로컴퓨터는 수정발진기의 출력이나 또는 주파수합성기의 출력을 CPU 클럭 및 타이머 클럭입력에 대하여 클럭신호원으로서 독립적으로 선택할 수 있다. 주파수 합성기의 출력주파수는 다수의 프로그래머블 주파수중 어떠한 주파수로 설정되거나 변경될 수 있다. 비록 4개의 가는 주파수 설정만을 도시된 두개 주파수제어선으로 제공이 되도라도, 이 숫자는 단지 실시예로서만 사용된 것이어서 제한되지는 않는다.
제3도에서 도시된 가능소자에 대한 적합한 실시예는 또한 시스템이 비동작상태로 있게되는 것을 방지하는 여러가지의 중요한 보호특징을 제공한다. 특히, CPU가 비기능클럭원의 선택을 취한다면 CPU는 갑자기 동작을 정지시켜 비동작상태로 되므로 개별 소자는 CPU 클럭입력 단자나 타이머클럭입력단지가 합성기가 온되지 않는다면 주파수 합성기의 출력을 수신하지 않도록 설계될 것이다. 더우기, 클럭 또는 타이밍신호원으로 사용된다면 주파수 합성기 스위치 오프되는 것을 방지하도록 설계된 것이다. 여러소자의 설계와 여러소자가 시스템의 전반적인 동작을 지지하는 방식에 대한 상세한 것은 다음절에서 설명된다.
제4도는 타이밍 선택기회로(206)와 공동으로 종래의 위상고정루프주파수 합성기(204)를 구성하는 타이밍발생기(200)의 블록선도를 도시한다. 제4도를 참조하면, 수정발진기(100)의 입력신호는 위상검출기(260)의 기준클럭입력단자(202)에 공급되고 또한 타이밍 선택기회로(206)의 입력에도 공급된다. 위상검출기(260)는 저역통과 필터회로(262)의 입력에 결합된 출력을 갖는다. 저역통과필터회로(262)는 입력단자(264)에 공급된 주파수 제어레지스터(240)의 대역폭 제어신호도 수신하여 저역통과필터(262)의 대역폭을 선택한다. 주파수 제어 레지스터(240)의 온/오프 제어신호는 필터(262)의 제2입력단자(266)에 결합되어 저역통과필터의 동작을 인에이블 시키거나 디스에이블시킨다. 저역통과필터(262)의 아나로그 출력신호는 전압제어발진기(268)의 입력에 결합된다. 온/오프제어신호는 전압제어발진기(268)의 입력에도 공급된다. 전압제어발진기(268)의 출력은 타이밍 선택기(206)와 모듈로(modulo) 분할기(270)의 입력에 입력으로서 공급된다. 모듈러 분할기(270)의 출력은 위상검출기(260)의 다른입력에 연결된다. 주파수 제어 레지스터(240)의 모듈로 제어신호(257, 259)는 모듈로 분할기(270)의 다른 입력에 공급되어 합성기 주파수의 소프트웨어 제어를 허용한다. 마지막으로, 주파수제어레지스터(240)의 클럭선택기제어신호(249, 251)는 타이밍선택기(206)의 다른 입력단자에 공급된다. 타이밍 선택기(206)의 출력신호는 마이크로컴퓨터(104)의 클럭입력단자(110)에 공급된다.
동작중, 위상고정루프의 소자인 위상검출기(260), 저역통과필터(262), VCO(268), 분할기(270)는 위상고정루프 이론의 공지된 원리에 따라 작용하여 VCO 출력신호의 위상 및 주파수를 입력 타이밍신호 특히, 단자(202)에 인가된 발진기(100)의 수정제어 클럭신호의 위상 및 주파수와 동기시킨다. 루프가 고정되거나 동기될때, VCO 출력신호의 주파수 fsyn은 다음과 같은 일반식의 수정클럭신호의 주파수 fref에 관계될 것이다.
fsyn = M ×fref
여기서 M은 분할기(270)의 모듈러스이다.
좀더 상세히 기술하면, 위상검출기(260)는 수정클럭기준신호 fref의 위상과
Figure kpo00002
의 주파수를 갖는 분할기의 출력신호의 위상을 비교하여, 두 신호의 위상간의 차에 비례하는 출력신호를 발생한다. 그러므로 이 출력신호는 저역통과 필터(262)의 입력에 인가되고, 필터(262)는 위상검출기의 신호의 주파수 스펙트럼을 형성하여 형성된 신호를 전압제어발진기(268)의 제어입력단자에 인가한다.
저역통과필터(262)의 대역폭 특성은 초기 동기나 "고정"상태를 달성하기 위해 위상고정루프에서 필요한 시간에 직접 영향을 끼친다. 본 발명의 적합한 실시예에서, 대역폭 특성이 광대역폭 상태와 협대역폭상태사이에서 변경될 수 있는 저역통과필터 구성이 이용된다. 위상고정루프시스템이 제일먼저 턴온될때, 대역폭입력제어신호는 광대역폭 상태로 필터(262)를 위치시키는 데 사용된다. 그러므로, 루프가 고정된 후에, 필터는 단자(264)의 신호를 통하여 협대역폭모드로 스위치되어 VCO(268)의 주파수제어입력단자에서 노이즈를 감소시킨다. 저역통과필터소자(262)는 또한 온/오프 제어입력을 가져 저역통과필터회로를 디스에이블하고 주파수합성기가 턴오프될때 0전력드레인 모드로 저역통과필터회로를 정한다.
전압제어발진기(268)는 공지된 기능을 수행한다. 발진기(268)는 입력주파수 제어입력에 인가된 전압값에 직접 관련되는 주파수를 갖는 출력신호를 발생하는데 상세히 기술하면
fsyn = KㆍVIW
여기서 K는 특정회로의 파라미터에 의해 결정되는 상수이다. 적합한 실시예에서, VCO는 VCO의 기능을 디스에이블시켜서 전력이 전력공급에서 인출되지 않는 상태로 VCO를 정함으로써 온/오프제어신호입력에 응답한다. 이와같이, 저역통과필터(262)와 VCO(268)모두는 사실상 턴오프될 수 있다.
VCO의 출력신호는 분할기(270)에 공급되며 분할기(270)는 마이크로컴퓨터(104)내의 주파수제어레지스터(240)에 의해 분할기(270)에 공급된선(257, 259)상의 제어신호에 의해서 정해진 값인 정수로 인가된 신호의 주파수를 분할하도록 동작한다. 통상의 경우에, 이 제수는 32KHZ 신호가 기준주파수 ferf로서 사용될때는 10 내지 160 크기의 범위에 있다. 본 발명의 중요한 양상은 이 제수가 실행되는 소프트웨어 프로그램에 의해 제어될 수 있다는 것이다.
위상고정루프시스템이 제일 먼저 턴온될때는, 온/오프 제어신호는 온상태로 스위치되고, 저역통과필터회로(262)와 VCO(268)는 그들의 정상동작 상태로 스위치된다. 대역폭제어신호는 광대역폭모드로 스위치되어 위상고정루프의 신속한 획득 또는 고정을 제공한다. 이 초기 상태에서, 위상검출기에 의해 발생된 착오신호는 VCO 주파수 fsyn를 M. fref로 구동하도록 작용하여 분할기(270)의 출력신호는 수정발진기 기준신호로 위상고정될 수 있다. 위상고정루프가 고정된다고 가정하여 적당한 시간 지연후에, 대역폭제어선의 상태는 협대역폭 모드로 스위치되어 VCO의 출력에서 노이즈지터를 감소시키고, 합성 출력신호는 클럭신호원으로서 사용되도록 준비된다. 합성기의 출력 즉, VCO 출력과 수정 발진기 기준신호는 타이밍 선택기회로(206)의 입력에 모두 공급되고, 주파수 제어레지스터(240)의 클럭 선택기제어신호는 CPU 클럭단자(110)에 공급된 이들 신호를 선택하는데 사용된다.
제4도에서 블록선도형태로 도시된 적합한 위상검출기, 저역통과필터, VCO 및 타이밍 선택기회로는 제5a, 5b, 5c 및 5d도에서 각각 더욱 상세히 도시된다. 적당한 프로그래머블 주파수분할기를 설계하는 원리는 본 기술에서 잘 알려져 있으며, 모토로타인코포레이티드에서 제조된 N회로에 의한 MC/4526 B CMOS 프로그래머블 디바이드와 같이 지시된 기능을 수행하는데 사용될 수 있는 다수의 표준성분이 있다. 이와같이, 주파수분할기회로에 대한 상세한 설계는 본 기술에 능숙한 사람은 이러한 회로의 동작을 아주 잘 알고 있을 것이므로 기술될 필요가 없다.
제5a도는 적합한 위상검출기회로(260)의 개략적인 전기선도이다. 회로의 구성은 종래의 엣지(edge)트리거된 위상검출기의 구성과 유사하다. 수정발진기의 기준신호는 반전기(300)의 입력에 인가된다. 반전기(300)의 출력은 "D" 플립플롭(302)의 클럭입력단자에 결합된다. 모듈로 분할기(270)의 출력은 반전기(304)의 입력에 결합된다. 반전기(304)의 출력은 "D" 플립플롭(306)의 클럭입력단자에 결합된다. 플립플롭(302, 306)의 데이타입력단자는 정전압공급 VDD에 각각 결합된다. 플립플롭(302)의 Q 출력단자는 NAND 게이트(308)의 입력에 결합되고 또한 "소스제어"신호로도 명명된다. 플립플롭(306)의 출력단자는 NAND(308)의 제2입력 출력단자에 결합되고 또한 "소스제어"신호로도 명명된다. NAND(308)의 출력은 플립플롭(302, 306)의
Figure kpo00003
입력에 결합된다.
동작중, 위상검출기는 수정클럭원 신호와 모듈로 분할기(270)의 출력신호의 파형에 대한 상대 페이징을 포시하는 두 착오신호출력을 발생시킨다. 상세히 기술하면, 만일 수정클럭원신호가 분할기 출력신호가 양놀리레벨을 유지하는 도안 1에서 0으로 천이를 하면, 반전기(300)의 출력은 0에서 1레벨로 스위치하고, 이 천이는 플립플롭(302)을 클럭하고 (302)의 "D"입력은 전기적으로 논리 1레벨로 되므로 (302)의 출력을 논리 1레벨로 젯트한다. 소스제어 출력신호상의 나타난 1레벨은 수정클럭원파형이 분할기(270)의 출력신호위상보다 앞서는 것을 표시한다.
분할기(270)의 출력파형이 1에서 0레벨로 천이를 할때, 반전기(304)의 출력은 0에서 1레벨로 스위치 하고, 이러한 전이는 플립플롭(306)을 클럭하고 (306)의 D입력이 전기적으로 논리 1레벨로 되므로 (306)의 출력을 1레벨로 셋트한다. 싱크제어신호의 1레벨은 NAND(308)의 제2입력에 1레벨을 공급하고 따라서 (308)의 출력은 1레벨에서 0레벨로 스위치한다. 01-레벨 플립플롭 (302, 306)을 리셋트 하도록 작용한다. 플립플롭(302)의 Q출력에서의 소스제어신호와 플립플롭(306)의 Q출력에서의 싱크제어신호는 위상 검출기의 입력신호중 한 신호가 다시 1에서 0레벨 천이를 할때까지는 리셋트된다.
위상검출회로의 동작은 수정발진기의 기준화형이 1또는 0레벨에 머물러 있는 동안 분할기(270)의 출력신호가 1에서 0레벨천이를 받게되면, 이러한 경우에 수정클럭원 파형이 1에서 0레벨천이를 할때까지는 싱크제어신호는 하이로 (즉 1레벨로) 진행하는 것과 같다. 그러므로, 플립플롭(302, 306)은 입력중 하나가 다시 1에서 0레벨 천이를 할때까지는 다시 리셋트된다. 후자의 경우에, 싱크제어 신호에서 나타나는 1레벨은 분할기(270)의 출력신호의 위상이 수정발진기 파형의 위상보다 앞서는 것을 표시한다.
위상검출기(260)의 소스제어 및 싱크제어 출력신호는 저역통과필터(262)에 상응하는 소스제어 및 싱크제어입력에 공급된다. 일반적으로 신호는 분할기(270)의 신호위상이 수정클럭기준신호의 위상보다 지연될때 입력전압이 VCO(268)의 출력주파수로 상승되도록 작용한다. 반대로, 신호는 수정클럭기준신호의 위상이 분할기(270)의 신호위상보다 지연될때 입력전압이 VCO(268)의 출력주파수로 하강되도록 작용한다. 이러한 동작모드는 위상고정루프가 실제로 고정되는 것을 확실히하는데 필요한 방식으로 (268)를 제어한다.
저역통과필터(262)회로에 대한 상세한 것은 제5b도에서 도시된다. 여기서 소스제어신호는 NAND게이트(330)의 한 입력과 반전기(332)의 입력에 연결된다. NAND(330)의 출력은 반전기(334)의 입력에 결합되고, 반전기(334)의 출력은 제2반전기(336)의 입력에 연결된다. 반전기(336)의 출력은 증가 모드 P채널 MOS 트랜지스터(340)의 게이트전극에 결합된다. 트랜지스터(340)의 소스전극은 증가 모드 P채널 MOS 트랜지스터(342)의 드레인전극에 결합된다. 트랜지스터(342)의 소스전극은 정전압공급단자에 결합된다.
반전기(332)의 출력은 증가모드 P채널 트랜지스터(344)의 게이트전극에 연결되고 트랜지스터(344)의 소스전극은 증가모드 P채널 트랜지스터(346)의 소스전극은 정공급단자에 연결된다. 트랜지스터(342, 346)의 게이트전극은 증가 모드 P채널 트랜지스터(348, 350)의 게이트전극에 함께 연결되고, 또한 트랜지스터(348)의 드레인 전극에 연결된다. 트랜지스터(348, 350)의 소스전극은 정공급단자에 모두 연결된다.
위상 검출기(260)로 부터 나온 싱크제어 신호는 NAND(352)의 한 입력에 공급되며, 증가모드 N채널 트랜지스터(354)의 게이트 단자에 공급된다. NAND(352)의 출력은 반전기(356)의 입력에 결합되어 있고, 반전기(356)의 출력은 증가 모드 N채널 트랜지스터(358)의 게이트 전극에 결합되어 있다. 주파수 제어 레지스터(240)으로 부터 나온 대역폭 제어 신호는 NAND(352)의 제2입력에 결합되며 NAND(330)의 제2입력에 결합된다. 트랜지스터(358)의 소스 전극은 증가 모드 N채널 트랜지스터(360)의 드레인 전극에 연결되어 있다. 트랜지스터(360)의 소스 전극은 접지 전위에 결합되어 있다. 트랜지스터(354)의 소스전극은 소스전극이 접지전위에 결합된 증가 모드 N채널 트랜지스터(362)의 드레인 전극에 결합되어 있다. 트랜지스터(360,362)의 게이트 전극은 서로 결합되어 있으며, 소스 전극이 접지전위에 결합된 증가 모드 N채널 트랜지스터(364)의 게이트 및 드레인 전극에 결합되어 있다. 트랜지스터(364)의 드레인 전극은 트랜지스터(350)의 드레인 전극에 결합되어 있다. 온/오프 제어신호는 소스전극이 접지전위에 결합된 증가 모드 N채널 트랜지스터(368)의 게이트 전극에 공급된다. 트랜지스터(368)의 드레인 전극은 저항(370)을 통해 트랜지스터(348)의 드레인 전극과 게이트 전극에 결합되어 있다.
마지막으로, 트랜지스터(344, 354)의 각 드레인 전극은 서로 결합되어 있으며, 저항(372)의 한 단자에 연결되어 있다. 저항(372)의 다른 단자는 트랜지스터(340, 358)의 드레인 단자에 연결되어 있고, 저항(374)의 한 단자에 연결되어 있다. 저항(374)의 다른 단자는 커패시터(376)을 통해 접지전위에 결합되어 있다. 트랜지스터(340)의 드레인 전극은 VCO제어 신호로 불려지는 신호를 공급한다.
동작중, 트랜지스터(348, 350, 364, 368)와 저항(370)은 트랜지스터(342, 346, 360, 362)를 위해 게이트 바이어스 전압을 만드는데 사용되는 CMOS전류미러 바이어스 회로망을 형성한다. 온/오프 제어신호가 오프상태에 있을때, 전압레벨은 접지전위 근방에 있으며, 트랜지스터(368)는 스위치 오프된다. 이러한 것은 차례로 트랜지스터(342, 346, 348, 350, 360, 362, 364)를 오프상태로 바이어스시키며, 회로는 동작하지 않는다. 그래서 드레인 전력은 0이다.
온/오프 제어신호가 시스템을 온시키기 위해 논리 1레벨을 가지고 있을때, 스위치 트랜지스터(368)는 아주 높게 도전되고, 전류 흐름을 정극성의 값과 저항(370)의 값에 의해 우선적으로 결정된 트랜지스터(348)과 저항(370)을 통해 이루어진다. 전류는 다음과 같이 표현된다.
I = (Vsupply-Vgs)/R370
여기서 Vgs는 전류 I로 도전시키기 위해 바이어스 되었을때, 트랜지스터(348)의 게이트와 소스간의 전압이다.
트랜지스터(348)의 드레인 전국에서 설정된 바이어스는 A가 트랜지스터(348)의 크기에 대해 해당하는 트랜지스터의 크기에 의존되는 곳에서, AI의 드레인 전류를 발생하기 위해, 게이트와 소스간의 전압 전위에서 P채널 트랜지스터(350,346,342)를 바이어스시키는 데 충분하다.
유사하게, 트랜지스터(350)으로부터 트랜지스터(364)로 흐르는 전류는 BI의 드레인 전류를 발생시키기 위해 게이트와 소스간에서 필요한 전압에서 N채널장치(360, 362)를 바이어스시키는 역활을 하는 바이어스를 만들며, 여기서 B는 트랜지스터(364)의 크기에 대해 해당되는 트랜지스터의 크기에 의존되는 인수이다.
P채널 트랜지스터(342, 346)는 50마이크로 암페어와 1마이크로 암페어의 전류를 각각 발생하는 비전류소스의 역활을 한다. 2와 같이 N채널 트랜지스터(360, 362)는 50마이크로 암페어와 1마이크로 암페어의 비전류 싱크 역활을 한다.
소스 제어 신호가 하이 논리 상태로 절화되었을때 반전기(332)의 출력은 스위치 트랜지스터(344)가 온 되게 되는 0레벨에 연결된다. 만약 대역폭 제어신호가 하이 또는 논리 1레벨에 있다면, NAND(330)는 반전기(336)의 출력과 마찬가지로 0레벨에 있다. 상기 후자신호는 스위치 트랜지스터(340)를 온시키는 역활을 한다. 반대로 만약 대역폭 제어신호가 0레벨에 있다면, 스위치 트랜지스터(344)만이 온된다. 결과적으로 소스제어신호의 1레벨 입력신호는 전류소스를 온시켜 저항(372, 374)에 의해 형성된 저항회로를 통해 캐패시터(372)를 충전시킨다.
협대역폭 모드에서 캐패시터(378)는 저항(372, 374)를 통해 트랜지스터(346)에 의해 충전되며, 광대역폭 모드에서 캐패시터는 저항(372, 374)을 통해 트랜지스터(346)과 저항(374)을 통해 트랜지스터(342)에 의해 충전된다. 전류의 크기는 트랜지스터(348)에 대해 트랜지스터(342, 346)의 크기에 의해 결정되며, 본 기술에서 잘 알려진 CMOS전류 미러에 의해 결정된다.
유사하게, 싱크 제어 신호가 하이 상태에 있을때 만약 대역폭 제어 신호 입력이 1레벨에 있으면, 스위치 트랜지스터(354, 358)는 상기 트랜지스터의 입력에 인가되는 결과적인 한개의 신호레벨에 의해 온된다. 반대로 만약, 대역폭 제어 신호가 0레벨에 있다면, 트랜지스터(354)만을 온 시키는 작용을 하며, 트랜지스터(358)는 NAND(352)의 한 입력에 인가된 0레벨 입력에 의해 오프상태로 남아있다.
그래서, 싱크 제어신호선상의 1레벨은 저항(372, 374)에 의해 형성된 저항회로를 통해 캐패시터(378)를 충전시키는 전류 싱크를 온 시킨다. 협대역폭 모드에서, 캐패시터(378)는 저항(372, 374)을 통해 트랜지스터(362)에 의해 방전되고, 광대역폭 모드에서, 캐패시터는 저항(372, 374)을 통해 트랜지스터(362)와 저항(374)을 통해 트랜지스터(360)에 의해 방전된다. 다시 방전류의 크기는 트랜지스터(364)에 대한 트랜지스터(362, 360)의 크기에 의해 결정된다.
적합한 실시예에서, 트랜지스터(346)의 충전전류와 트랜지스터(362)의 방전전류는 둘다 같이 1마이크로 암페어로 설정된다. 비슷하게, 트랜지스터(342)의 충전 전류와 트랜지스터(360)의 방전전류는 모두 50마이크로 암페어로 설정된다. 그래서, 협대역폭 모드에서 저항(372, 374)과 캐패시터(376)에 의해 형성된 회로는 1마이크로 암페어의 같은 전류로 충전 및 방전되고, 광대역폭 모드에서, 회로는 51마이크로 암페어의 같은 전류로 충전 및 방전된다.
본 기술에서 알려진 바와 같이 그리고 본 발명의 양수인에게 양도된 스무트씨가 출원한 미합중국특허 제4,167,711호 "위상 고정 루프를 위한 위상 검출기 출력단"에 충분히 설명되어 있는 바와 같이 이중 모드 전류 충전 및 방전장치는 2개의 효과적인 대역폭을 가진 저역통과 필터를 제공하는 것이다. 이것은 차례로 폐쇄된 루프 위상-고정 루프 시스템을 위해 2개의 대역폭, 즉, 타스크를 달성하기 위해 사용되는 광대역 루프와 VCO의 출력에서 양호한 신호대 잡음 특성을 제공하기 위해 사용되는 협대역 루프를 만들어 낸다. 또한 저항(372, 374)는 루프의 광대역폭과 협대역폭을 위한 소정 값에 위상 고정 루프의 감쇄를 셋트시키는 역활을 한다.
위상 검출기 회로로 상호 연결되었을때, 저역통과 필터회로는 분할기로부터 나온 출력신호의 위상이 수정 발진기 기준신호의 위상보다 지연될때 마다, 출력 캐패시터(378)를 충전시키고, VCO제어신호의 전압을 상승시키는 역활을 한다. 증가된 VCO제어신호의 전압은 VCO의 출력주파수를 증가시키는 작용을 하며, 차례로 고정된 조건을 유지하거나, 만들기위해 분할기의 출력에서 신호 신호의 위상을 증가시키는 역활을 한다. 반대로 저역통과필터는 분할기로부터 나온 출력신호의 위상이 출력 캐패시터(378)의 방전에 의해 수정발진기의 기준신호의 위상 보다 앞서는 것을 나타내는 싱크 제어신호에 응답하며, VCO제어신호의 전압을 낮추고 VCO의 출력 주파수를 낮추는 역활을 하며, 고정조건을 유지하거나 만들기 위해 분할기 출력에서 신호의 위상을 감소시킨다.
제5c도는 VCO의 적합한 실시예를 도시한다. VCO는 소자의 기능을 나타내는 일반적인 의미로 사용된다. 그러나, 본 발명은 적합한 실시예를 나타내는 구조에 한정되지 않는다. 주파수 제어 레지스터(240)로부터 나온 온/오프 제어신호는 반전기(400)를 통해 증가 모드 P채널 트랜지스터(402)의 게이트 전극과 증가모드 N채널 트랜지스터(404, 406)의 게이트 전극에 연결된다. 트랜지스터(402)의 소스전극은 양전위의 소스에 결합되어 있다. 저역통과 필터(262)에서 발생된 VCO제어신호는 증가모드 N채널 트랜지스터(408, 410)의 게이트 전극에 공급된다. 트랜지스터(404, 406, 408, 410)의 소스 전극은 접지전위에 결합되어 있다. 트랜지스터(408)의 드레인 전극은 증가 모드 N채널 트랜지스터(412)의 소스 전극에 결합되어 있다. 트랜지스터(412)의 드레인 전극은 소스 전극이 양전위에 결합되어 있는 증가 모드 P채널 트랜지스터의 드레인 전극에 결합되어 있다. 트랜지스터(412, 414)의 드레인 전극은 서로 결합되어 있으며, 증가 모드 N채널 트랜지스터(416)의 게이트 전극과 증가모드 P채널 트랜지스터(418)의 게이트 전극에 연결되어 있고, 트랜지스터(404)의 드레인 전극과 NAND게이트(420)의 입력에 결합되어 있다. 트랜지스터(416)의 소스전극은 트랜지스터(410)의 드레인전극에 결합되어 있다. 트랜지스터(418)의 소수전극은 트랜지스터(402)의 드레인전극에 결합되어 있다. 트랜지스터(416, 418)의 드레인전극은 서로 결합되어 있으며, 트랜지스터(406)의 드레인전극과 NAND게이트(412)의 입력에 연결되어 있다. NAND게이트(420)의 출력은 NAND게이트(422)의 제2입력에 연결되어 있다. NAND게이트(422)의 출력은 NAND게이트(420)의 제2입력과 트랜지스터(412, 414)의 게이트 전극에 연결되며, VCO출력이라고 표시된 신호를 공급한다.
적합한 실시예에 도시된 VCO의 작동은 본 발명의 양수인에게 양도된 어윈이 출원한 미합중국 특허 제4,110,704호인 "온도 보상을 가지며 단일 공급 전압을 필요로하는 무안정 멀티브이브레이터"의 작동과 유사하며 참고로 본원에 포함되어 있다. 트랜지스터(414, 412, 416)으로 구비된 반전기는 전류가 트랜지스터(408, 410)의 작용을 제한시킴으로 인해 전압 제어지연을 포함하게 된다. 반면 NAND게이트(420, 422)로 구비된 R-S랫치는 큰 신호 발진에 필요한 이득을 제공한다.
VCO입력제어 전압이 증가하면 트랜지스터(408, 410)에 의해 발생된 바이어스 전류가 증가한다. 증가된 바이어스 전류는 차례로 반전기쌍(412, 414 및 416, 418)의 스위칭 지연시간을 감소시키며 회로의 출력주파수를 증가시킨다. 그래서 VCO는 출력신호의 주파수를 증가시킴으로 제어입력전압의 증가에 응답한다. VCO는 트랜지스터(402, 404, 406)에 의해 스위치 온과 오프된다.
온/오프 제어신호가 1레벨에 있을때, 반전기(400)의 출력은 0레벨로 된다. 0레벨은 스위치 트랜지스터(402)를 온시키며, 트랜지스터(404, 406)를 오프시킨다. 이러한 조건에서, 트랜지스터(416, 418)로 형성된 반전기는 정공급에 연결되어 있으며 NAND(420, 422)는 멀티바이브레이타의 출력 스윙에 따라 연결시키기 위해 자유로운 상태에 있다. 온/오프선이 0레벨에 있을때 트랜지스터(402)는 오프되고 트랜지스터(404, 406)은 온된다. 이러한 상태에서 장치(416, 418)로 이루어진 반전기는 효과적으로 공급단자로부터 단락되며, 트랜지스터(404, 406)의 드레인전극에 연결된 회로접점은 접지에 연결된다. 그래서 회로기능은 실행불능케되고, VCO의 전원드레임은 0으로 감소된다.
제5d도는 제3도 및 제4도에서 이미 도시된 타이밍 선택기(206)의 전기적 사항을 상세히 도시한다. 수정 발진기(100)에서 발생된 수정 클럭원은 D형 플립플롭의 클럭 입력 단자와 NAND게이트(442)의 입력에 결합된다. 플립플롭(440)의
Figure kpo00004
출력단자는 NAND(442)의 제2입력으로 연결되어 있다. NAND(442)의 출력은 NAND게이트(444)의 입력에 결합되어 있다. 주파수 합성기 VCO출력으로부터 나온 신호(268로부터)는 NAND게이트(446)의 제1입력에 공급된다. NAND(446)의 출력은 제2D형 플립플롭의 클럭 입력단자와 NAND게이트(450)의 제1입력에 결합되어 있다. 플립플롭(448)의
Figure kpo00005
출력 단자는 NAND(450)의 제2입력에 결합되어 있다. 플립플롭(448)의 Q출력은 NAND게이트(452)의 입력에 결합되어 있다. 주파수 제어 레지스터(240)에서 나온 클럭 선택기 제어신호(249)는 NAND게이트(456)의 제1입력에 인가되며, 반전기(454)를 통해 NAND(452)의 제2입력에 인가된다. NAND(452)의 출력은 플립플롭(440)의 D입력 단자에 결합되어 있다. 플립플로(440)의 Q출력단자 NAND(456)의 제2입력과 NAND(446)의 제2입력에 결합되어 있다. 주파수 제어 레지스터(240)에서 나온 리셋트 제어 신호선은 플립플롭(440)의 리셋트 단자와 플립플롭(448)의 셋트단자에 Q결합되어 있다. NAND(450)의 출력은 NAND(444)의 제2입력에 결합되어 있으며, NAND(444)의 출력은 마이크로 프로세서(104)의 단자(110)에 인가되는 cpu클럭으로 표시된 신호이다.
타이밍 선택기 회로(206)의 주기능 중 하나는 어느 한 주파수원의 가장 짧은 충격계수 하나는 어느 한 주파수원의 가장 짧은 충격계수보다 지속이 짧은 출력펄스폭을 발생시키지 않고 비동기 클럭 소스사이에서 스위칭시키는 소프트웨어수단을 제공하는 것이다. 명령, 데이타 또는 어드레스를 실행하는 cpu에 필요한 펄스폭보다 적은 폭을 가진 펄스의 발생은 오동작을 일으킬 수도 있다. 주파수 합성기의 출력주파수는 약간의 위상 변화를 포함하기 때문에 합성기의 출력은 전체적으로 기준(수정클럭)원과 동기 상태가 아니다. 타이밍 선택기 회로(206)는 천이동안 분열고주파 펄스 또는 스파이크를 발생시키지 않고 수정원 또는 고주파 합성기원을 선택하는 소프트웨어 제어수단을 가진 마이크로 컴퓨터를 제공한다. 제3도에 기술된 바와 같이 타이머 입력 선택기(218)에 결합된 제2타이밍 선택기(218)포함시켜 주파수가 합성된 클럭펄스는 cpu클럭발생기가 합성동작을 필요로 하거나 필요치 않음에 관계없이 경과된 시간측정에 의해 사용되어 질 수 있도록 한다.
파워업 동안, 타이밍 선택기회로(206)는 제어선(251)을 따라 플립플롭(440)을 리셋트시키고 플립플롭(448)을 셋트시키기 위해 초기화 된다. 초기화는 수정클럭원부터 선택기회로(206)의 출력까지 플립플롭(440)을 리셋트시키고, NAND(442)를 실행가능게하여 클럭신호통로를 실행가능케한다. 초기화는 플립플롭(440)에 의해 NAND(446)의 실행불능과 플립플롭(448)에 의해 NAND(450)의 실행불능케하는 결과를 가져온다. 상기와 같은 방법에서 수정원이 출력으로 선택되었을때, 높은 합성기 주파수에서 게이트는 토글(toggle)이 허용되지 않는다. 클럭 선택기 선을 위한 초기상태는 초기 플립플롭상태를 보상하기 위해 로우상태에 있다.
초기화후 파워-업 리셋트 신호는 실행불가능하다(로우), 로우 또는 0상태에 있는 클럭 선택기 신호선(249)을 사용하여, 수정원은 실행가능한 NAND(442, 444)를 통해 클럭신호를 보내는 것을 계속할 것이다.
타이밍 선택회로(206)의 동작원리는 클럭원의 변이가 발생할때, 새로 선택된 클럭원의 클럭펄스 연부가 결정되도록 하는 것이다. 이런 것은 좁은 펄스가 출력에서 발생되는 것을 방지하며, 마이크로 컴퓨터에 인가한다. 이러한 것은 특히 선택기의 중요한 특성이다. 왜냐하면 마이크로 컴퓨터에 인가된 클럭신호에서 어느 한 극성의 좁은 스파이크 또는 펄스는 내부 타이밍 소자를 오동작시킬 수 있기 때문에 실행될 프로그램을 파괴키시키는 결과를 가져올 수 있다. 또한 두 클럭소스가 같은 시간에 출력에 인가되는 것을 방지하기 위해 모든 선택변환은 다른 통로가 실행 가능케될 수 있기 전에 한 통로를 실행불능케하는 것을 필요로 한다.
동작에서, 파워-업 리셋트 신호는 주파수 제어 레지스터(240)로부터 선(251)에 인가된다. 상기 논리 1레벨 신호는 플립플롭(440)을 리셋트시키는 작용을 하며, 플립플롭(448)을 리셋트시키고, 차례로 플립플롭(440)의 셋트시키고, 차례로 플립플롭(440)의 Q출력을 0레벨에 셋트시키며, 플립플롭(448)의 Q출력을 1레벨에 셋트하고, 플립플롭(448)의
Figure kpo00006
출력을 0레벨에 셋트시키는 역활을 한다.
클럭 선택기 제어선의 초기상태는 0레벨에 있으며, 그 결과 반전기(454)의 출력에서 1레벨에 있다. 상기 수자 신호는 플립플롭(448)의 1레벨 Q출력과 함께 NAND(452)의 출력에서 플립플롭(440)의 D입력에 인가되는 0레벨 신호를 발생한다. 또한 플립플롭(440)의 Q출력에서 0레벨 신호는 1레벨 신호를 NAND(446, 456)의 출력에서 발생시키게 한다. 플립플롭(448)의
Figure kpo00007
출력에서 0레벨은 NAND(450)의 출력에서 1레벨을 발생한다. 상기 상태에서 NAND(442, 444)의 출력은 수정발진기(100)로부터 발진기 신호와 동기상태로 연결이 되며, 수정의 발진기의 출력은 cpu클럭단자(110)에 인가된다.
클럭 선택기 제어선(249)이 cpu클럭으로 합성기 출력의 선택에 영향을 미치도록 논리 1레벨로 상승되었을 때, 회로는 출력파형에서 짧은 펄스의 형성을 방지하기 위해 클럭소스 변이를 2개의 클럭소스파형과 동기화한다. 그래서 선(249)상의 1레벨은 반전기(454)의 출력에서 0레벨을 발생한다. 이러한 것은 차례로 NAND(452)의 출력에서 1레벨과 플립플롭의 입력에서 1레벨을 발생시킨다.
수정 발생기 파형의 부변위에 대해서 플립플롭(440)의
Figure kpo00008
출력은 1레벨로 바뀌며,
Figure kpo00009
출력은 0레벨로 바뀐다. 플립플롭(440)의 0레벨
Figure kpo00010
출력은 NAND(442)의 출력에서 1레벨로 되게하며 cpu클럭에 연결된 출력부터 cpu클럭 입력단자(110)까지 단락시킨다. 플립플롭(440)의 Q출력에서 1레벨은 플립플롭(448)의 D입력과 게이트(456)의 출력에서 0레벨을 발생시키는 역활을 한다. 다음 VCO출력 파형의 정천이에 있어서, NAND(446)의 출력과 플립플롭(448)의 클럭단자는 1레벨로부터 0레벨에 연결된다. 상기 천이는
Figure kpo00011
출력에서 1레벨과 Q출력에서 0레벨을 발생시키기 위해 클럭시킨다. 상기 조건은 합성기로부터 나온 출력신호 NAND(446, 450, 440)를 통해 cpu클럭 입력단자(110)에 인가되게 한다. 그래서 클럭원 천이는 구클럭원 파형의 천이에 이어 새로운 클럭소스 파형의 다음 완전한 주기와 함께 발생되며, 어떤 좁은 펄스도 발생되지 않는다. 회로는 클럭원 제어선이 합성기 클럭원으로부터 수정발진기원으로 변환시키는 역활을 하기 위해 1레벨로부터 0레벨로 변환될때 비슷한 방법으로 작동한다.
제6도는 (504 및 506)으로 표시된 주파수 합성기 및 타이밍 검출기 논리(206)의 다른 실시예를 도시한다. 동일한 역활을 하지만, 적합한 실시예의 장치와 같지 않음을 알 수 있다. 주파수 합성기는 (510과 512)로 표시된 2개의 IC회로를 구비하는 것으로 나타나 있다. IC(510)는 MC 14046B와 같이 주파수 합성기이며 IC(512)는 MC 14526B와 같이 카운터에 의해 프로그램 가능한 것이다. 상호연결은 적당한 주파수 합성을 제공한다. 수정 클럭원은 IC(510)의 핀(14)에 제공되어 있으며 온/오프 제어 신호는 핀(5)에 제공되어 있다. VCO출력신호는 핀(4)에서 유입된다.
주파수에서 레지스터(240)에서 나온 모듈로 제어 신호는 IC(512)의 핀(2, 5)에 공급된다. 이미 서술한 바와 같이 모듈로 제어신호를 통한 합성기 주파수의 선택은 마이크로 컴퓨터에 의해 실행되는 프로그램의 제어하에서 될 수 있다.
VCO의 출력 신호는 OR게이트로 사용되며, MC 14071B인 IC(520)의 핀(1)에 공급된다. 클럭선택기 제어신호(255)는 IC(520)의 핀(2)에 공급된다. 발전기(100)로부터 나온 수정클럭원은 AND게이트로 사용되며 MC 14081B인 IC(522)의 핀(2)에 공급된다. IC(520, 522)는 고체클럭 선택기(506)를 형성하기 위해 결합되어 있다. cpu클럭 신호는 IC(522)의 핀(4)에서 발생된다.
동작에 있어서 IC(510, 512)는 위상검출기, 저역통과필터 VCO, 및 모듈로 분할기를 포함하는 주파수 합성기(504)의 작동을 제공한다. 본 기술에 능숙한 사람은 제2도에 도시된 것과 같이 합성기의 파라미터와 (109)로부터 공급되는 기준 타이밍 신호에 따라 대단히 많은 주파수가 발생된다는 것을 알 수 있다. 뿐만아니라, 본 발명은 마이크로 컴퓨터로 실행되는 프로그램에 의해 선택되어지는 주파수를 실행가능케하는 분명한 장점이 있다.
제7a 내지 제7g도의 타이밍 다이어그램에 있어서, 본 발명의 전체 타이밍 작동용 시스템에서 전술된 소자의 작동에 기초를 두고 요약되어 질 수 있다.
어떤때는 시간 T
Figure kpo00012
보다 앞서, 시스템이 활성화되며 제7a도에 도시된 저주파 파형을 발생시키는 수정 발진기를 활성화 시킨다. 제어 레지스터를 규정된 상태로 셋트시키기 위해 마이크로컴퓨터에서 사용된 초기화 기술로 인해 주파수 제어 레지스터에서 나온 클럭선택기 제어선(249)은 클럭선택기 제어선(249)과 CPU클럭(110)을 위해 제7b도 및 제7c도의 파형에서 나타난 바와 같이, CPU입력 단자 (110)에 인가되는 신호로서 수정 발진기 출력을 선택하는 0논리 레벨에 셋트시킨다.
선T
Figure kpo00013
에서, 마이크로 컴퓨터는 주파수합성기를 온시키며, 제7d와 제7e도의 파형과 같이 대역폭모드를 넓히기 위해 위상 고정루프의 대역폭을 셋트 시킨다. 이런 작용은 적당한 제어순차를 주파수제어 레지스터(240)에 수록함으로써 이루어질 수 있으며, 온/오프 제어선(253)을 논리1레벨로 변환시키며, 대역폭 제어선(255)을 논리1레벨에 연결시킨다.
제7f도에 있어서, 주파수 합성기가 스위치온 된후, VCO에서 나온 출력신호의 주파수는 합성기에 있는 위상고정 루프가 주파수 제어선(257, 259)의 상태에 의해 선택된 주파수값에 고정될때까지 증가한다.
위상 고정루프가 고정된 후 발생되도록 선택된 시간T1에서 마이크로 컴퓨터는 대역폭제어선(255)의 상태를 논리레벨 0 또는 협대역폭 상태로 변환시키기 위해 주파수 제어 레지스터(240)에 제2제어 순차를 기록한다.
소멸을 위해 대억폭 변화에의해 발생된 과도전류를 허용하는 짧은 지연후, 마이크로컴퓨터는 시간 T2에서 제7b도의 파형과같이 클럭선택기선(249)의 상태를 논리1레벨로 변화시키기 위해 주파수제어 레지스터에 다른 제어순차를 기록한다. 상기 변화는 주파수 합성기의 출력을 시간T2에서 제7c도에 도시된 파형과 같이 CPU클럭 입력단자(110)에 인가한다.
주파수 합성기에 의해 발생된 고주파 클럭에서 작동하는 몇개의 주기 후 마니크로 컴퓨터는 CPU클럭을 시간T3에서 수정 발진기의 출력에 돌려 보내지도록 스위치된다. 이러한 것은 클럭선택기 제어선(249)의 상태를 논리0레벨로 바꾸기 위해 주파수 제어 레지스터내에 제어순차를 기록함으로써 이루어질 수 있다.
시간T5에서, 마이크로 컴퓨터는 주파수 합성기를 오프시킨다. 여기서 다시 이러한 것은 온/오프 제어선(253)의 생태를 논리0레벨로 변화시키기 위해 주파수 제어 레지스터에 제어순차를 기록함으로써 이루어질 수 있다.
제7e도는 대역폭 제어 신호의 상태를 논리 레벨1또는 광대역 상태로 변화시키기 위해 주파수 제어 레지스터에 제어순차가 기록되어있는 것을 나타낸다. 이런것은 주파수 합성기가 고속동작의 다음 주기를 위해 다시 온 될때 위상 고정루프가 신속히 고정될 수 있도록 하기위해 행하여진다.
끝으로 제7g도는 CPU입력(110)상을 통과하도록 허용하면 문제를 일으킬 수 있는 시간 T3및 T4간에 단기 지속 펄스의 발생을 나타낸다. 타이밍 제어 회로의 작동은 스파이크의 통과를 방지하고 새로 선택된 클럭 소스의 다음 완전한 클럭펄스가 제공될때까지 변환시키는 클럭소스를 지연시킨다.
본 발명의 많은 부가적인 변형과 변경이 가능하다. 그러나 상기 기술된 본 발명이 다르게 실시될때는 본 발명의 사상 및 범위내에 있어야 한다.

Claims (23)

  1. 최소 전력으로 동작가능한 마이크로컴퓨터 시스템에 있어서 프로그래머블 타스크의 즉시 실행을 위해, 중앙처리장치의 소정 클럭 펄스 주파수 요청량을 지정하는 수단을 중앙처리장치와, 상기 중앙처리장치의 소정 클럭 펄스 주파수의 최대 요청량보다 작은 주파수의 타이밍 펄스를 발생하는 안정 주파수원과, 상기 안정 주파수원과 연결되어서 타이밍 펄스를 수신하고, 합성 클럭 펄스를 발생하여 중앙처리장치에 공급하기 위하여 상기 중앙처리장치에 연결되어 있으며, 또한 상기 지정수단에 응답하여 상기 중앙처리장치에 공급하기 위하여 상기 중앙처리장치에 연결되어 있으며, 또한 상기 지정수단에 응답하여 상기 중앙처리장치의 소정 클럭 펄스 주파수 요청량과 동일한 합성 클럭 펄스의 출력 주파수를 선별하는 수단을 구비한 주파수 합성기를 구비하며, 상기 마이크로컴퓨터 시스템 부품 전체의 전력 소산량은, 안정 주파수원이 중앙처리장치의 클럭 펄스 주파수의 최대 요청량 보다 작은 주파수에서 동작하여, 주파수 합성기에서 발생되어 중앙처리장치에 공급되는 클럭 펄스 주파수가 프로그래머블 타스크의 즉시 실행에 필요한 클럭 펄스 주파수보다 크지 않음으로서, 최소화가 되는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  2. 제1항에 있어서, 프로그램된 명령을 포함하고 있는 상기 중앙처리장치에 결합된 메모리 수단을 구비하고, 상기 지정수단은 상기 프로그램된 명령에 응답하여 상기 필요 클럭 펄스 주파수를 지정하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  3. 제2항에 있어서, 상기 선별수단은 상기 안정 주파수원과 상기 주파수 합성기에서 타이밍 펄스를 수신하는데 적합하고 상기 중앙처리장치에 결합된 타이밍 선택기를 구비하여 상기 중앙처리장치에 교체적으로 합성 클럭 펄스 또는 안정 주파수원 펄스의 공급을 하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  4. 제3항에 있어서, 상기 중앙처리장치는 경과된 시간간격을 기록하는 타이머/카운터 수단을 구비하고, 상기 타이밍 선택기 수단은 상기 타이밍 선택기와 상기 타이머/카운터 수단 사이에 결합된 수단을 구비하여, 상기 타이머/카운터에 합성 클럭 펄스 또는 안정 주파수원 펄스를 교체적으로 공급하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  5. 제3항에 있어서, 상기 타이밍 선택기는 상기 지정수단에 응답하는 수단을 구비하여 상기 합성기와 상기 안정 주파수원 사이에 결합된 상기 중앙처리장치에 공급된 펄스원을 스위치하고, 상기 타이밍 선택기수단은 또한 두원 펄스의 명목 충격 계수의 지속시간 보다는 짧지 않은 두원에서 중앙처리장치에 공급된 펄스의 펄스폭을 유지하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  6. 제5항에 있어서, 상기 펄스폭을 유지하는 상기 수단은 상기 지정수단에 응답하는 지연수단을 구비하여 새로 선택된 원의 전 펄스폭 타이밍 신호가 공급될 때까지는 중앙처리 장치로 펄스원 스위칭을 지연하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  7. 제6항에 있어서, 상기 지연수단은 스위칭 다음에 검출된 두원의 제1전 클럭 펄스연에 응답하는 수단을 구비하여, 상기 클럭 펄스를 상기 중앙처리장치에 공급하도록 회로를 인에이블 하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  8. 제3항에 있어서, 상기 선택수단은 상기 중앙처리장치내의 상기 지정수단에 응답하는 동작수단을 구비하여 상기 합성기에 전력을 공급하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  9. 제8항에 있어서, 상기 동작수단은 상기 지정수단의 전력을 필요로 하는 한은 합성기에 과열 전력이 공급되는 것을 방지하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  10. 에너지 효율성 마이크로컴퓨터 시스템에 있어서, 프로그래머블 타스크의 즉시 실행에 필요한 다수의 소정 클록 펄스 주파수를 갖고 상기 필요를 지정하는 수단을 포함하는 마이크로컴퓨터와, 상기 다수의 소정 필요 클럭 펄스 주파수의 가장 큰 크기보다 적은 주파수로 타이밍 펄스를 발생하도록 동작하는 안정 주파수원과, 상기 마이크로컴퓨터와 상기 안정 주파수원에 결합되어 합성 클럭 펄스를 발생하고, 상기 지정수단에 응답하여 상기 다수의 소정 필요 클럭 주파수의 크기와 같은 주파수에서 합성 클럭 펄스 신호의 출력 주파수를 선별하는 수단을 포함하는 주파수 합성기를 구비하며, 마이크로컴퓨터 시스템 부품에서 소산되는 전체 전력은, 상기 안정 주파수원이 중앙처리장치의 소정 클럭 펄스 주파수의 최대치보다 작은 주파수에서 동작하고, 상기 마이크로컴퓨터가 상기 주파수 합성기로부터 프로그래머블 타스크에 대한 소정 클럭 주파수요청량에 충분한 주파수의 합성 클럭 펄스를 수신할때에 최소가 되는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  11. 제10항에 있어서, 프로그램 명령을 포함하고 상기 중앙처리장치 결합된 메모리 수단을 포함하고 상기 지정수단은 상기 프로그램 명령에 응답하여 상기 필요 클럭 펄스 주파수를 포함하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  12. 제11항에 있어서, 상기 선별수단은 상기 안정 주파수원과 상기 주파수 합성기에서 타이밍 펄스를 수신하는데 적합하고, 상기 마이크로컴퓨터에 결합된 타이밍 선택기를 포함하여 상기 중앙처리장치에 합성 클럭 펄스 또는 안정 주파수원 펄스의 공급을 교체적으로 가능하게 하는 것을 특징으로 하는 마이크로컴퓨터시스템.
  13. 제12항에 있어서, 상기 마이크로컴퓨터는 타이머/카운터 수단을 구비하여 경과된 시간간격을 기록하고 상기 타이밍 선택기 수단은 상기 타이밍 선택기와 상기 타이머/카운터 수단사이에 결합된 수단을 구비하여 상기 타이머/카운터에 합성 클럭 펄스 또는 안정 주파수원 펄스의 공급을 교체적으로 가능하게 하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  14. 제12항에 있어서, 상기 타이밍 선택기는 상기 지정수단에 응답하여 상기 합성기와 상기 안정 주파수원 사이에 있는 상기 마이크로컴퓨터 장치에 공급된 펄스원을 스위치하는 수단을 구비하고, 상기 타이밍 선택수단은 두원의 펄스에서 명목 충격 계수의 지속시간보다 짧지 않은 두원에서와 마이크로컴퓨터에 공급된 펄스의 펄스폭을 유지하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  15. 제14항에 있어서, 상기 펄스폭 유지수단은 상기 지정수단에 응답하는 지연수단을 구비하여 새로 선택된 원의 전 펄스폭 타이밍 신호가 공급될 때까지는 중앙처리장치로 펄스원의 스위칭을 지연하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  16. 제15항에 있어서, 상기 지연수단은 스위칭 다음에 검출된 두원에서 제2전 클럭 펄스연에 응답하여 상기 중앙처리장치에 상기 클럭 펄스를 공급하도록 회로를 인에이블시키는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  17. 제12항에 있어서, 상기 선택수단은 상기 중앙처리장치내의 상기 지정수단에 응답하는 동작수단을 포함하여 상기 합성기에 전력을 공급하는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  18. 제17항에 있어서, 상기 동작수단은 상기 지정수단이 전력을 필요로 하는한은 합성기에 과열 전력이 공급되는 것을 특징으로 하는 마이크로컴퓨터 시스템.
  19. 프로그래머블 타스크의 즉시 실행을 위해, 복수개의 클럭 펄스 주파수 요청량을 갖는 마이크로컴퓨터에 사용하기 위한 에너지 효율 클럭 펄스 주파수발생기에 있어서 상기 마이크로컴퓨터 시스템은, 마이크로컴퓨터의 복수 소정 클럭 주파수 요청량의 최대 크기보다 작은 주파수의 타이밍 펄스를 발생하는 안정주파수원과, 마이크로컴퓨터와 연결되어 있고, 합성 클럭 펄스의 출력 주파수를 선별하기 위하여, 마이크로컴퓨터의 클럭 펄스 주파수 요청에 응답하는 수단을 가지며, 또한 상기 안정 주파수원에 결합되어 있고, 복수 클럭 펄스 주파수 요청량과 크기가 동일한 주파수의 합성 클럭 펄스를 생성하는 주파수 합성기를 구비하며, 소정 클럭 펄스 주파수 요청량의 최대 크기보다 작은 주파수에서 안정 주파수원에서의 동작과, 마이크로컴퓨터의 클럭 펄스 주파수 요청량과 동일한 주파수에서의 주파수 합성기의 동작은, 마이크로컴퓨터 시스템의 계산 능력을 유지하면서 클럭 펄스 주파수원 및 주파수 합성기에서 소산된 전력이 최소가 되는 것을 특징으로 하는 클럭 펄스 주파수 발생기.
  20. 제19항에 있어서, 상기 선별수단은 상기 안정 주파수원과 상기 주파수 합성기에서 타이밍 펄스를 수신하는데 적합한 타이밍 선택기를 포함하여 상기 마이크로컴퓨터에 합성 클럭 펄스 또는 안정 주파수원 펄스의 공급을 교체적으로 가능하게 하는 것을 특징으로 하는 클럭 펄스 주파수 발생기.
  21. 제20항에 있어서, 상기 타이밍 선택기는 상기 합성기와 상기 안정 주파수원 사이에 있는 상기 마이크로컴퓨터에 공급된 펄스원을 스위치하는 수단을 포함하고, 상기 타이밍 선택기 수단은 두원의 펄스에서 명목 충격 계수의 지속시간보다 짧지 않은 두원에서와 마이크로컴퓨터에 공급된 펄스의 펄스폭을 유지하는 수단을 포함하는 것을 특징으로 하는 클럭 펄스 주파수 발생기.
  22. 제21항에 있어서, 상기 펄스폭 유지수단은 지연수단을 포함하여 새로 선택된 원의 전 펄스폭 타이밍 신호가 공급될때까지는 마이크로컴퓨터로 펄스원의 스위칭을 지연하는 것을 특징으로 하는 클럭 펄스 주파수 발생기.
  23. 제22항에 있어서, 상기 지연수단은 스위칭 다음에 검출된 두원의 제1전 클럭 펄스연에 응답하여 상기 마이크로컴퓨터에 상기 클럭 펄스를 공급하도록 회로를 인에이블 하는 수단을 포함하는 것을 특징으로 하는 클럭 펄스 주파수 발생기.
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