JPS5870335A - 同期クロツク切換方式 - Google Patents
同期クロツク切換方式Info
- Publication number
- JPS5870335A JPS5870335A JP56167112A JP16711281A JPS5870335A JP S5870335 A JPS5870335 A JP S5870335A JP 56167112 A JP56167112 A JP 56167112A JP 16711281 A JP16711281 A JP 16711281A JP S5870335 A JPS5870335 A JP S5870335A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clocks
- signal
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２つの同期クロックを任意に選択できる回路
方式で、この場合最も大切な事項は、切換え時に絶対ク
ロックを乱さないことにあり、本方式に、この乱れを全
くなくする一手法である。
方式で、この場合最も大切な事項は、切換え時に絶対ク
ロックを乱さないことにあり、本方式に、この乱れを全
くなくする一手法である。
同期クロックを本発明の如く全く同期を乱さず自動的に
切換える要はなかったのでにないかと判断する。
切換える要はなかったのでにないかと判断する。
同期クロックで作動するμｍＣｐｎを常時点検するのに
クロックを通常動作時より高くして点検する手法が最適
な一手法であり、その際クロックを同期の乱ｎをなく切
換える回路方式を必要とする。
クロックを通常動作時より高くして点検する手法が最適
な一手法であり、その際クロックを同期の乱ｎをなく切
換える回路方式を必要とする。
本発明はこのような目的に使用する同期クロック切換回
路方式を提案するもので、従来からの原始的回路の集合
・結合によりその目的とする乱れがない切換え全可能に
している。
路方式を提案するもので、従来からの原始的回路の集合
・結合によりその目的とする乱れがない切換え全可能に
している。
本発明の目的である同期の乱れのない切換を回路方式は
、２組の発振回路（または１組の発振回路から分周して
２組のクロックをつ＜９、これを切換える。）中の１組
のクロックを他より低周波数としそ扛ヲ通常動作に使用
し、テスト時に他の高周波数（前者の１．５〜２倍）の
クロックに切換えるために考えられたもので、特に目新
しいロジックはすく、単純なロジックの組合せで本目的
を達成している。
、２組の発振回路（または１組の発振回路から分周して
２組のクロックをつ＜９、これを切換える。）中の１組
のクロックを他より低周波数としそ扛ヲ通常動作に使用
し、テスト時に他の高周波数（前者の１．５〜２倍）の
クロックに切換えるために考えられたもので、特に目新
しいロジックはすく、単純なロジックの組合せで本目的
を達成している。
第１図は本発明の一実施例で、図中（ｋ）に２組のクロ
ック回路ｆｆ１（Ｂ）［１組のクロック回路から分周回
路を介して２組のクロックをつくっている場合の本発明
例である。第１図（ＡＪ中ＣＬＩＣＬ２の周波数の異な
る（ＣＬ、ｘ（１，５〜２倍）＝ＣＬｌ）クロック回路
、ＳＷはＣＬ＋ ＯＲＣＬ２の信号ＳＣＬ、、５ＣＬ２
の切換回路で外部から選択信号Ｓ８Ｗ’ｉ導入する。８
１は分周回路でｎ個の信号（ＳＳ１〜ゎ）を得る。また
ＳＷからｆｄ、ＣＬ１駆動信号ＳＲ，ＣＬ２駆動信号Ｓ
ｓ１および切換えられたクロックＳＣＬ、ｉ導出する。
ック回路ｆｆ１（Ｂ）［１組のクロック回路から分周回
路を介して２組のクロックをつくっている場合の本発明
例である。第１図（ＡＪ中ＣＬＩＣＬ２の周波数の異な
る（ＣＬ、ｘ（１，５〜２倍）＝ＣＬｌ）クロック回路
、ＳＷはＣＬ＋ ＯＲＣＬ２の信号ＳＣＬ、、５ＣＬ２
の切換回路で外部から選択信号Ｓ８Ｗ’ｉ導入する。８
１は分周回路でｎ個の信号（ＳＳ１〜ゎ）を得る。また
ＳＷからｆｄ、ＣＬ１駆動信号ＳＲ，ＣＬ２駆動信号Ｓ
ｓ１および切換えられたクロックＳＣＬ、ｉ導出する。
また（Ｂ）ば、クロック回路Ｉｒ５ＳＬｏひとつで、こ
れより発する５ＣＬｏｏ’ｌｉ：Ｓ２の分周回路へ導き
Ｓ ＣＬｌ、 Ｓ ＣＬ２の２つの周波数のクロックを
導出し、切換回路ＳＷへ導出する。その後ｆ／ｆｆ （
Ａ）と全く同じである。第１図（Ａ）の詳細ロジックを
第２図に示す。図中ＣＬＩ 、 ＣＬ、、はクロック回
路、Ｆ Ｐ １．、、ｓ ｎフリップフロップ、Ｄ Ｉ
Ｆ、〜３に微分回路、ＡＩ〜４は論理積回路、ＯＲ，
，２は論理和回路、ＴＤ、、、にタイマ、ＳＳＷ、に切
換信号、５ＣＬｔ 、５ＣＬ２にクロック信号、ｄｉｆ
ｌ、ｄｉｆ２Ｈ各々のクロックの立下り微分出力信号、
５ＲＵＦＦ１１Ｊセツ）Ｒ側信号ＳＳはＦＦ、のセラ）
Ｓ側信号、ＳＴＤはタイマＴＤ、の出力信号、ＩＮＨ，
、、、はインヒビット回路、５ＣＬｏは選択さ扛たクロ
ック信号である。こｎｋ第３図のタイムチャートと対比
させてその動作を説明する。第３図中８３は時間で、先
ずＡ点をみると、電源が投入された時点（操作電源）で
はＤＩＰ、より信号を発し、ＯＲ，を介してＦＰｌ”ｋ
リセットさせＳＲを導出する。５ＲＵＦＦ２をセット（
Ｓ側出力）し、ＣＬ、全スタートさせる。従って、第３
図中の８１点でＳＲが出力し、８２点でＳＣＬ、ｉ発す
る。ＩＮＨ２ＵＳＴＤが「６゛」故、Ａ２出力「ｏＪＩ
ＮＨ２出力１ｓｃＬ７となり０Ｒ２ｆ：介して５ＣＬｏ
としてＳＣＬ、全導出する。第３図中８３点がＳＣＬ
。
れより発する５ＣＬｏｏ’ｌｉ：Ｓ２の分周回路へ導き
Ｓ ＣＬｌ、 Ｓ ＣＬ２の２つの周波数のクロックを
導出し、切換回路ＳＷへ導出する。その後ｆ／ｆｆ （
Ａ）と全く同じである。第１図（Ａ）の詳細ロジックを
第２図に示す。図中ＣＬＩ 、 ＣＬ、、はクロック回
路、Ｆ Ｐ １．、、ｓ ｎフリップフロップ、Ｄ Ｉ
Ｆ、〜３に微分回路、ＡＩ〜４は論理積回路、ＯＲ，
，２は論理和回路、ＴＤ、、、にタイマ、ＳＳＷ、に切
換信号、５ＣＬｔ 、５ＣＬ２にクロック信号、ｄｉｆ
ｌ、ｄｉｆ２Ｈ各々のクロックの立下り微分出力信号、
５ＲＵＦＦ１１Ｊセツ）Ｒ側信号ＳＳはＦＦ、のセラ）
Ｓ側信号、ＳＴＤはタイマＴＤ、の出力信号、ＩＮＨ，
、、、はインヒビット回路、５ＣＬｏは選択さ扛たクロ
ック信号である。こｎｋ第３図のタイムチャートと対比
させてその動作を説明する。第３図中８３は時間で、先
ずＡ点をみると、電源が投入された時点（操作電源）で
はＤＩＰ、より信号を発し、ＯＲ，を介してＦＰｌ”ｋ
リセットさせＳＲを導出する。５ＲＵＦＦ２をセット（
Ｓ側出力）し、ＣＬ、全スタートさせる。従って、第３
図中の８１点でＳＲが出力し、８２点でＳＣＬ、ｉ発す
る。ＩＮＨ２ＵＳＴＤが「６゛」故、Ａ２出力「ｏＪＩ
ＮＨ２出力１ｓｃＬ７となり０Ｒ２ｆ：介して５ＣＬｏ
としてＳＣＬ、全導出する。第３図中８３点がＳＣＬ
。
の発振点となる。次に切換信号ＳＳＷが外部から導かれ
るとＢ点の如くになる。即ち−ｂ！が発すると、Ａ、に
てｄ ｉ ｒ、を待ち０宜ｆ１ばＳＣＬ、の立下りで発
する故（ｂ２点）Ｆ’Ｆ１はセット（ｓ）され５ＲＩ−
Ｊ消失しＳＳが導出される、と同時にＴＤ、がスタート
し％（ｂ５）タイムマツプ点（ｂ６ ）迄クロックの安
定動作を待つ。従ってＳＴＤが発せら扛るｂ６点で丁Ｎ
Ｉ−（２ばｒＯＪＡｌは「１」となりＣＬ２’ｅＯＲ２
を介してＳＣＬ。
るとＢ点の如くになる。即ち−ｂ！が発すると、Ａ、に
てｄ ｉ ｒ、を待ち０宜ｆ１ばＳＣＬ、の立下りで発
する故（ｂ２点）Ｆ’Ｆ１はセット（ｓ）され５ＲＩ−
Ｊ消失しＳＳが導出される、と同時にＴＤ、がスタート
し％（ｂ５）タイムマツプ点（ｂ６ ）迄クロックの安
定動作を待つ。従ってＳＴＤが発せら扛るｂ６点で丁Ｎ
Ｉ−（２ばｒＯＪＡｌは「１」となりＣＬ２’ｅＯＲ２
を介してＳＣＬ。
として、導出する（９８点）次にＳＳＷが取除かれると
６点に示す如くになる。即ちＣ１でＳＳＷ消失、５ＣＬ
２の立下りでｄＩｆ２信号を発し、ＩＮＨ，を介し、互
にＯＲ，を介してＦＦｌをリセット（Ｒ）ＬＳＲ，を発
する。（Ｃ４、Ｃｓ点）スフするタイマＴＤ２を介しＡ
４を介しｄｉｆ２をもってＦＦ２をリセット（′ｆＬ）
し、５ＣＬ２は「０」となる。（Ｃ９，０１０点）更に
タイマＴＤ１０時間後Ｃ６点でＳＣＬ、と切換えられＣ
ｓ点から５ＣＬｏはＳＣＬ、になるがその際、０２点に
おいて、Ｃ１点をＳＲによりＣＬ、をスタートさせてい
る。以上の如く、外部信号ＳＳＷにより全く同期が乱れ
ることなくクロックを切換えることが可能となる。また
第４図はクロック発生回路をひとつとした第１図中の（
Ｂ）を実現化したもので、第４図中のＢＩ、は２進のカ
ウンタである。従って、５ＣＬ２を発する。クロック回
路ＣＬｏのｙでＳＣＬ、を得ており、同期しているため
、第３図の如＜、ＴＤ＋ 、２を要せず回路にいくらか
簡素化されるが、ＣＬｏの発する−の周波数のみが得ら
れる制限がつく。その動作は第３図と大略同一である。
６点に示す如くになる。即ちＣ１でＳＳＷ消失、５ＣＬ
２の立下りでｄＩｆ２信号を発し、ＩＮＨ，を介し、互
にＯＲ，を介してＦＦｌをリセット（Ｒ）ＬＳＲ，を発
する。（Ｃ４、Ｃｓ点）スフするタイマＴＤ２を介しＡ
４を介しｄｉｆ２をもってＦＦ２をリセット（′ｆＬ）
し、５ＣＬ２は「０」となる。（Ｃ９，０１０点）更に
タイマＴＤ１０時間後Ｃ６点でＳＣＬ、と切換えられＣ
ｓ点から５ＣＬｏはＳＣＬ、になるがその際、０２点に
おいて、Ｃ１点をＳＲによりＣＬ、をスタートさせてい
る。以上の如く、外部信号ＳＳＷにより全く同期が乱れ
ることなくクロックを切換えることが可能となる。また
第４図はクロック発生回路をひとつとした第１図中の（
Ｂ）を実現化したもので、第４図中のＢＩ、は２進のカ
ウンタである。従って、５ＣＬ２を発する。クロック回
路ＣＬｏのｙでＳＣＬ、を得ており、同期しているため
、第３図の如＜、ＴＤ＋ 、２を要せず回路にいくらか
簡素化されるが、ＣＬｏの発する−の周波数のみが得ら
れる制限がつく。その動作は第３図と大略同一である。
本発明により次のような効果がある。
（１） μｍｃｐｕシステムの常時点検方式が実用化
される。
される。
い）常時点検方式による効果は全て本発明の負う所太で
ある。
ある。
第１図（Ａ）（Ｂ）は本発明の詳細な説明図、第２図は
第１図（Ａ）の−実施し１］説明図、第３図は第２図の
動作説明図、第４図は第１図（Ａ）（Ｂ）の一実施例説
明図である。 ＣＬ、、ＣＬ２・・・クロック回路、ＳＷ・・・信号、
Ｓｌ・・・分周回路、ＳＲ・・・駆動信号。 茅 ｌ 目 （Ａ） （Ｂ）
第１図（Ａ）の−実施し１］説明図、第３図は第２図の
動作説明図、第４図は第１図（Ａ）（Ｂ）の一実施例説
明図である。 ＣＬ、、ＣＬ２・・・クロック回路、ＳＷ・・・信号、
Ｓｌ・・・分周回路、ＳＲ・・・駆動信号。 茅 ｌ 目 （Ａ） （Ｂ）
Claims (1)
- １、通常使用される第１のクロックとテスト時に使用さ
れる第２のクロックと外部からクロックを選択する信号
金堂け、現在選択されているクロックに同期してこれを
記憶する回路、該記憶回路の出力信号により選択された
クロックを起動する第２の記憶回路を介してクロックを
選択し、更に選択されたクロックが正常になる時間待ち
タイマを介して選択されたクロックを算出するゲートｌ
設けることにより、外部からのひとつの選択信号により
同期を乱すことなく、選択されたクロックへ切換えるこ
とを特徴とした、同期クロック切換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167112A JPS5870335A (ja) | 1981-10-21 | 1981-10-21 | 同期クロツク切換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167112A JPS5870335A (ja) | 1981-10-21 | 1981-10-21 | 同期クロツク切換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870335A true JPS5870335A (ja) | 1983-04-26 |
Family
ID=15843649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167112A Pending JPS5870335A (ja) | 1981-10-21 | 1981-10-21 | 同期クロツク切換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870335A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0162870A1 (en) * | 1983-11-07 | 1985-12-04 | Motorola Inc | SYNTHETIZED CLOCK MICROCOMPUTER WITH ENERGY SAVING. |
| JPS6473422A (en) * | 1987-09-14 | 1989-03-17 | Hudson Soft Co Ltd | System controller |
-
1981
- 1981-10-21 JP JP56167112A patent/JPS5870335A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0162870A1 (en) * | 1983-11-07 | 1985-12-04 | Motorola Inc | SYNTHETIZED CLOCK MICROCOMPUTER WITH ENERGY SAVING. |
| JPS6473422A (en) * | 1987-09-14 | 1989-03-17 | Hudson Soft Co Ltd | System controller |
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