JPS61217778A - 論理回路試験方式 - Google Patents
論理回路試験方式Info
- Publication number
- JPS61217778A JPS61217778A JP60059812A JP5981285A JPS61217778A JP S61217778 A JPS61217778 A JP S61217778A JP 60059812 A JP60059812 A JP 60059812A JP 5981285 A JP5981285 A JP 5981285A JP S61217778 A JPS61217778 A JP S61217778A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- logic circuit
- supplied
- counting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02A—TECHNOLOGIES FOR ADAPTATION TO CLIMATE CHANGE
- Y02A30/00—Adapting or protecting infrastructure or their operation
- Y02A30/27—Relating to heating, ventilation or air conditioning [HVAC] technologies
- Y02A30/274—Relating to heating, ventilation or air conditioning [HVAC] technologies using waste energy, e.g. from internal combustion engine
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の論理回路ブロックから構成される装置に
おける論理回路試験方式に関する。
おける論理回路試験方式に関する。
例えばディジタル交換機は多数の論理回路ブロックから
構成されており、各論理回路ブロックはそれぞれ異なる
周期を有するクロック信号に同期して動作する。例えば
１タイムスロット周期で動作する論理回路ブロック、１
フレ一ム周期（＝３２タイムスロット周期）で動作する
論理回路ブロック、更に１マルチフレ一ム周期（＝１６
フレーム周期）で動作する論理回路ブロック１等が含ま
れる。
構成されており、各論理回路ブロックはそれぞれ異なる
周期を有するクロック信号に同期して動作する。例えば
１タイムスロット周期で動作する論理回路ブロック、１
フレ一ム周期（＝３２タイムスロット周期）で動作する
論理回路ブロック、更に１マルチフレ一ム周期（＝１６
フレーム周期）で動作する論理回路ブロック１等が含ま
れる。
かかる各種論理回路ブロックから構成される装置を試験
する為に、長周期を有するクロック信号で動作する論理
回路ブロックも、極力短時間以内に試験可能とすること
が望ましい。
する為に、長周期を有するクロック信号で動作する論理
回路ブロックも、極力短時間以内に試験可能とすること
が望ましい。
第２図は従来ある論理回路試験方式の一例を示す図であ
る。
る。
第２図において、論理回路ブロック１乃至４は、それぞ
れ異なる周期Ｔ１乃至Ｔ４を有するクロック信号ＣＬＩ
乃至ＣＬ４をタイミング発生回路５から供給されて動作
する。クロック信号ＣＬ２の周期Ｔ２はクロック信号Ｃ
ＬＩの周期Ｔ１のＮ２倍であり、またクロック信号ＣＬ
３の周期Ｔ３はクロック信号ＣＬ２の周期Ｔ２のＮ３倍
であり、更にクロック信号ＣＬ４の周期Ｔ４はクロック
信号ＣＬ３の周期Ｔ３のＮ４倍であるとする。但しＮ２
乃至Ｎ４は２以上の整数とする。
れ異なる周期Ｔ１乃至Ｔ４を有するクロック信号ＣＬＩ
乃至ＣＬ４をタイミング発生回路５から供給されて動作
する。クロック信号ＣＬ２の周期Ｔ２はクロック信号Ｃ
ＬＩの周期Ｔ１のＮ２倍であり、またクロック信号ＣＬ
３の周期Ｔ３はクロック信号ＣＬ２の周期Ｔ２のＮ３倍
であり、更にクロック信号ＣＬ４の周期Ｔ４はクロック
信号ＣＬ３の周期Ｔ３のＮ４倍であるとする。但しＮ２
乃至Ｎ４は２以上の整数とする。
かかる論理回路ブロック１乃至４の動作試験を行う場合
に、従来はタイミング発生回路５からそれぞれ供給され
るクロック信号ＣＬ１乃至ＣＬ４による動作を確認して
いた。従って論理回路ブロック２は論理回路ブロック１
のＮ２倍の周期でしか動作せず、また論理回路ブロック
３は論理回路ブロックｌのＮ２ｘＮ３倍の周期でしか動
作せず、更に論理回路ブロック４は論理回路ブロック１
のＮ２ｘＮ３ＸＮ４倍の周期でしか動作しない為、論理
回路ブロック４を試験する為には長時間を要し、その間
短時間で動作試験が終了した論理回路ブロック１乃至３
は、無用の試験動作を繰返すこととなる。
に、従来はタイミング発生回路５からそれぞれ供給され
るクロック信号ＣＬ１乃至ＣＬ４による動作を確認して
いた。従って論理回路ブロック２は論理回路ブロック１
のＮ２倍の周期でしか動作せず、また論理回路ブロック
３は論理回路ブロックｌのＮ２ｘＮ３倍の周期でしか動
作せず、更に論理回路ブロック４は論理回路ブロック１
のＮ２ｘＮ３ＸＮ４倍の周期でしか動作しない為、論理
回路ブロック４を試験する為には長時間を要し、その間
短時間で動作試験が終了した論理回路ブロック１乃至３
は、無用の試験動作を繰返すこととなる。
以上の説明から明らかな如く、従来ある論理回路試験方
式においては、タイミング発生回路５からそれぞれ供給
されるクロック信号ＣＬＩ乃至ＣＬ４をその侭使用して
動作試験を行っていた。従って試験時間が長くなる問題
点があった。
式においては、タイミング発生回路５からそれぞれ供給
されるクロック信号ＣＬＩ乃至ＣＬ４をその侭使用して
動作試験を行っていた。従って試験時間が長くなる問題
点があった。
本発明は下記の手段を講することにより、前記問題点を
解決する。
解決する。
即ち本発明においては、基本周期を有する基本クロック
信号を発生する基本クロック発生回路を設ける。
信号を発生する基本クロック発生回路を設ける。
また試験モード信号が入力されぬ場合には基本クロック
発生回路が出力する基本クロック信号を選択して出力し
、試験モード信号が入力された場合には外部から供給さ
れる外部クロック信号を選択して出力する選択回路を設
ける。
発生回路が出力する基本クロック信号を選択して出力し
、試験モード信号が入力された場合には外部から供給さ
れる外部クロック信号を選択して出力する選択回路を設
ける。
更に複数の計数回路を設けて互いに縦続接続する。
試験モード信号が入力されぬ場合には、各計数回路は選
択回路が出力する基本クロック信号または前段の計数回
路から供給されるクロック信号を所定回数計数して各論
理回路ブロックが必要とする周期のクロック信号を作成
して該当する論理回路ブロックおよび次段の計数回路に
供給する。
択回路が出力する基本クロック信号または前段の計数回
路から供給されるクロック信号を所定回数計数して各論
理回路ブロックが必要とする周期のクロック信号を作成
して該当する論理回路ブロックおよび次段の計数回路に
供給する。
また試験モード信号が入力された場合には、各計数回路
は選択回路が出力する外部クロック信号または前段の計
数回路から供給されるクロック信号を１回計数して該当
する論理回路ブロックおよび次段の計数図゛路に伝達す
る。
は選択回路が出力する外部クロック信号または前段の計
数回路から供給されるクロック信号を１回計数して該当
する論理回路ブロックおよび次段の計数図゛路に伝達す
る。
即ち本発明によれば、試験モード信号が入力される場合
には所定周期のクロック信号が所要の論理回路ブロック
に供給され、試験モード信号が入力された場合には外部
から設定された試験に適した周期のクロック信号が各論
理回路ブロックに供給される為、総ての論理回路ブロッ
クが短時間で動作試験が可能となる。
には所定周期のクロック信号が所要の論理回路ブロック
に供給され、試験モード信号が入力された場合には外部
から設定された試験に適した周期のクロック信号が各論
理回路ブロックに供給される為、総ての論理回路ブロッ
クが短時間で動作試験が可能となる。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による論理回路試験方式を示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。
す図である。なお、全図を通じて同一符号は同一対象物
を示す。
第１図においては、論理回路ブロック１乃至４に供給さ
れるクロック信号ＣＬＩ乃至ＣＬ４は、基本クロック発
生回路６、選択回路７および計数回路８乃至１１により
作成される。また論理回路ブロック１乃至４の動作試験
を行う為に、選択回路７には外部クロック信号ＥＣＬが
外部から供給され、また選択回路７および計数回路８乃
至１１には試験モード信号ＴＭが入力される。
れるクロック信号ＣＬＩ乃至ＣＬ４は、基本クロック発
生回路６、選択回路７および計数回路８乃至１１により
作成される。また論理回路ブロック１乃至４の動作試験
を行う為に、選択回路７には外部クロック信号ＥＣＬが
外部から供給され、また選択回路７および計数回路８乃
至１１には試験モード信号ＴＭが入力される。
第１図において、基本クロック発生回路６は、論理回路
ブロック１乃至４が必要とする周期Ｔ１乃至Ｔ４の基本
となる周期ＴＯ（但しＴＯ＝７１／Ｎｌとする、なおＮ
１は正の整数とする）を有する基本クロック信号ＣＬＯ
を発生し、選択回路７に供給する。
ブロック１乃至４が必要とする周期Ｔ１乃至Ｔ４の基本
となる周期ＴＯ（但しＴＯ＝７１／Ｎｌとする、なおＮ
１は正の整数とする）を有する基本クロック信号ＣＬＯ
を発生し、選択回路７に供給する。
一方、論理回路ブロックｌ乃至４が通常の運用モードに
ある場合には、試験モード信号ＴＭは選択回路７および
計数回路８乃至１１に入力されない。かかる場合には、
選択回路７は基本クロック発生回路６から供給される基
本クロック信号ＣＬＯを選択して出力する。
ある場合には、試験モード信号ＴＭは選択回路７および
計数回路８乃至１１に入力されない。かかる場合には、
選択回路７は基本クロック発生回路６から供給される基
本クロック信号ＣＬＯを選択して出力する。
計数回路８は、選択回路７が出力する基本クロック信号
ＣＬＯをＮ１回計数して周期Ｔ１を有するクロック信号
ＣＬＩを作成し、論理回路ブロック１に供給すると共に
次段の計数回路９に供給する。
ＣＬＯをＮ１回計数して周期Ｔ１を有するクロック信号
ＣＬＩを作成し、論理回路ブロック１に供給すると共に
次段の計数回路９に供給する。
また計数回路９は、前段の計数回路８から供給されるク
ロック信号ＣＬ１ｔ−Ｎ２回計数して周期Ｔ２を有する
クロック信号ＣＬ２を作成し、論理回路ブロック２に供
給すると共に次段の計数回路１０に供給する。
ロック信号ＣＬ１ｔ−Ｎ２回計数して周期Ｔ２を有する
クロック信号ＣＬ２を作成し、論理回路ブロック２に供
給すると共に次段の計数回路１０に供給する。
また計数回路１０は、前段の計数回路９から供給される
クロック信号ＣＬ２をＮ３回計数して周ｔｌＡＴ３を存
するクロック信号ＣＬ３を作成し、論理回路ブロック３
に供給すると共に次段の計数回路１１に供給する。
クロック信号ＣＬ２をＮ３回計数して周ｔｌＡＴ３を存
するクロック信号ＣＬ３を作成し、論理回路ブロック３
に供給すると共に次段の計数回路１１に供給する。
更に計数回路１１は、前段の計数回路１０から供給され
るクロック信号ＣＬ３をＮ４回計数して周期Ｔ４を有す
るクロック信号ＣＬ４を作成し、論理回路ブロック３に
供給する。
るクロック信号ＣＬ３をＮ４回計数して周期Ｔ４を有す
るクロック信号ＣＬ４を作成し、論理回路ブロック３に
供給する。
次に論理回路ブロック１を動作試験する場合には、各論
理回路ブロック１乃至４の動作試験に適した周期Ｔ５を
有する外部クロック信号ＥＣＬを選択回路７に供給し、
また試験モード信号ＴＭを選択回路７および各計数回路
８乃至１１に入力する。
理回路ブロック１乃至４の動作試験に適した周期Ｔ５を
有する外部クロック信号ＥＣＬを選択回路７に供給し、
また試験モード信号ＴＭを選択回路７および各計数回路
８乃至１１に入力する。
試験モード信号ＴＭを入力された選択回路７は外部クロ
ック信号ＥＣＬを選択し、計数回路８に供給する。
ック信号ＥＣＬを選択し、計数回路８に供給する。
試験モード信号ＴＭを入力された計数回路８は、選択回
路７から供給される外部クロンク信号ＥＣＬｔ−１回計
数して外部クロック信号ＥＣＬと同一周期Ｔ５を存する
クロック信号ＣＬＩを作成し、論理回路ブロック１に供
給すると共に次段の計数回路９に供給する。
路７から供給される外部クロンク信号ＥＣＬｔ−１回計
数して外部クロック信号ＥＣＬと同一周期Ｔ５を存する
クロック信号ＣＬＩを作成し、論理回路ブロック１に供
給すると共に次段の計数回路９に供給する。
また試験モード信号ＴＭを入力された計数回路９は、前
段の計数回路８から供給されるクロック信号ＣＬＩを１
回計数してクロック信号ＣＬＩ、即ち外部クロック信号
ＥＣＬと同一周期Ｔ５を有するクロック信号ＣＬ２を作
成し、論理回路ブロック２に供給すると共に次段の計数
回路１０に供給する。
段の計数回路８から供給されるクロック信号ＣＬＩを１
回計数してクロック信号ＣＬＩ、即ち外部クロック信号
ＥＣＬと同一周期Ｔ５を有するクロック信号ＣＬ２を作
成し、論理回路ブロック２に供給すると共に次段の計数
回路１０に供給する。
また試験モード信号ＴＭを入力された計数回路１０は、
前段の計数回路９から供給されるクロック信号ＣＬ２を
１回計数してクロック信号ＣＬ２、即ち外部クロック信
号ＥＣＬと同一周期Ｔ５を有するクロック信号ＣＬ３を
作成し、論理回路ブロック２に供給すると共に次段の計
数回路１１に供給する。
前段の計数回路９から供給されるクロック信号ＣＬ２を
１回計数してクロック信号ＣＬ２、即ち外部クロック信
号ＥＣＬと同一周期Ｔ５を有するクロック信号ＣＬ３を
作成し、論理回路ブロック２に供給すると共に次段の計
数回路１１に供給する。
更に試験モード信号ＴＭを入力された計数回路１１は、
前段の計数回路１０から供給されるクロック信号ＣＬ３
を１回計数してクロック信号ＣＬ３、即ち外部クロック
信号ＥＣＬと同一周期Ｔ５を有するクロック信号ＣＬ４
を作成し、論理回路ブロック２に供給する。
前段の計数回路１０から供給されるクロック信号ＣＬ３
を１回計数してクロック信号ＣＬ３、即ち外部クロック
信号ＥＣＬと同一周期Ｔ５を有するクロック信号ＣＬ４
を作成し、論理回路ブロック２に供給する。
以上の説明から明らかな如く、本実施例によれば、各計
数回路８乃至１１から各論理回路ブロックｌ乃至４に供
給されるクロ７り信号ＣＬｌ乃至ＣＬ４は、試験モード
信号ＴＭが入力されぬ場合にはそれぞれ周期Ｔ１乃至Ｔ
４を有するが、試験モード信号ＴＭが入力された場合に
は総て動作試験に適する如く設定された外部クロック信
号ＥＣＬと同一周期Ｔ５となる。従って各論理回路ブロ
ック１乃至４が同一周期Ｔ５で動作試験が可能となり、
試験時間が短縮される。
数回路８乃至１１から各論理回路ブロックｌ乃至４に供
給されるクロ７り信号ＣＬｌ乃至ＣＬ４は、試験モード
信号ＴＭが入力されぬ場合にはそれぞれ周期Ｔ１乃至Ｔ
４を有するが、試験モード信号ＴＭが入力された場合に
は総て動作試験に適する如く設定された外部クロック信
号ＥＣＬと同一周期Ｔ５となる。従って各論理回路ブロ
ック１乃至４が同一周期Ｔ５で動作試験が可能となり、
試験時間が短縮される。
なお、第１図はあく迄本発明の一実施例に過ぎず、例え
ば論理回路ブロックの種類および各論理回路ブロックの
必要とするクロック信号の周期は図示するものに限定さ
れることは無く、他に幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変わらない。
ば論理回路ブロックの種類および各論理回路ブロックの
必要とするクロック信号の周期は図示するものに限定さ
れることは無く、他に幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変わらない。
以上、本発明によれば、試験モード信号が入力される場
合には所定周期のクロック信号が所要の論理回路ブロッ
クに供給され、試験モード信号が入力された場合には外
部から設定された試験に適した周期のクロック信号が各
論理回路ブロックに供給される為、総ての論理回路ブロ
ックが短時間で動作試験が可能となる。
合には所定周期のクロック信号が所要の論理回路ブロッ
クに供給され、試験モード信号が入力された場合には外
部から設定された試験に適した周期のクロック信号が各
論理回路ブロックに供給される為、総ての論理回路ブロ
ックが短時間で動作試験が可能となる。
第１図は本発明の一実施例による論理回路試験方式を示
す図、第２図は従来ある論理回路試験方式の一例を示す
図である。 図において、１乃至４は論理回路ブロック、５はタイミ
ング発生回路、６は基本クロック発生回路、７は選択回
路、８乃至１１は計数回路、ＣＬＯは基本クロック信号
、ＣＬＩ乃至Ｃｕ２はクロック信号、ＥＣＬは外部クロ
ック信号、ＴＯ乃至Ｔ５は周期、ＴＭは試験モード信号
、を示す。′−！Ｐ １ 図 年 ２ （転）
す図、第２図は従来ある論理回路試験方式の一例を示す
図である。 図において、１乃至４は論理回路ブロック、５はタイミ
ング発生回路、６は基本クロック発生回路、７は選択回
路、８乃至１１は計数回路、ＣＬＯは基本クロック信号
、ＣＬＩ乃至Ｃｕ２はクロック信号、ＥＣＬは外部クロ
ック信号、ＴＯ乃至Ｔ５は周期、ＴＭは試験モード信号
、を示す。′−！Ｐ １ 図 年 ２ （転）
Claims (1)
- それぞれ異なる周期から構成されるクロック信号で動作
する複数の論理回路ブロックを有する装置において、基
本周期を有する基本クロック信号を発生する基本クロッ
ク発生回路と、試験モード信号が入力されぬ場合には前
記基本クロック発生回路が出力する基本クロック信号を
選択して出力し、該試験モード信号が入力された場合に
は外部から供給される外部クロック信号を選択して出力
する選択回路と、前記試験モード信号が入力されぬ場合
には前記選択回路が出力する前記基本クロック信号また
は前段の計数回路から供給されるクロック信号を所定回
数計数して前記各論理回路ブロックが必要とする周期の
クロック信号を作成して該当する論理回路ブロックおよ
び次段の計数回路に供給し、前記試験モード信号が入力
された場合には前記選択回路が出力する前記外部クロッ
ク信号または前段の計数回路から供給されるクロック信
号を１回計数して前記該当する論理回路ブロックおよび
次段の計数回路に伝達する互いに縦続接続された複数の
計数回路とを設けることを特徴とする論理回路試験方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059812A JPS61217778A (ja) | 1985-03-25 | 1985-03-25 | 論理回路試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059812A JPS61217778A (ja) | 1985-03-25 | 1985-03-25 | 論理回路試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61217778A true JPS61217778A (ja) | 1986-09-27 |
| JPH0583878B2 JPH0583878B2 (ja) | 1993-11-29 |
Family
ID=13124018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60059812A Granted JPS61217778A (ja) | 1985-03-25 | 1985-03-25 | 論理回路試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61217778A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161052A (ja) * | 1982-03-19 | 1983-09-24 | Toshiba Corp | テスト回路 |
-
1985
- 1985-03-25 JP JP60059812A patent/JPS61217778A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161052A (ja) * | 1982-03-19 | 1983-09-24 | Toshiba Corp | テスト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0583878B2 (ja) | 1993-11-29 |
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