JPS6094522A - デイジタルミキシング回路 - Google Patents
デイジタルミキシング回路Info
- Publication number
- JPS6094522A JPS6094522A JP20211983A JP20211983A JPS6094522A JP S6094522 A JPS6094522 A JP S6094522A JP 20211983 A JP20211983 A JP 20211983A JP 20211983 A JP20211983 A JP 20211983A JP S6094522 A JPS6094522 A JP S6094522A
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- JP
- Japan
- Prior art keywords
- latch
- signal
- circuit
- digital
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタルミキシング回路に関する。
従来この種の回路として第１図に示すものがあった。図
において、１，２はサンプリング周波数がほぼ同一のデ
ィジタル信号源、３はこれらディジタル信号源１，２か
らの各ディジタル信号をミキシングする加算器、４はデ
ィジタル信号源１の同期信号比）Ｊ端子、５はディジタ
ル信号源２の同期信号入力端子であり、ディジタル信号
源１の同期信号出力端子４から出力される同期信号又は
ワードクロックをディジタル信号ｍ２の同期信号入力端
子５に供給することによってディジタル信号源２をディ
ジタル信号Ｎ１に同期させる構成となっている。
において、１，２はサンプリング周波数がほぼ同一のデ
ィジタル信号源、３はこれらディジタル信号源１，２か
らの各ディジタル信号をミキシングする加算器、４はデ
ィジタル信号源１の同期信号比）Ｊ端子、５はディジタ
ル信号源２の同期信号入力端子であり、ディジタル信号
源１の同期信号出力端子４から出力される同期信号又は
ワードクロックをディジタル信号ｍ２の同期信号入力端
子５に供給することによってディジタル信号源２をディ
ジタル信号Ｎ１に同期させる構成となっている。
このように、従来のディジタルミキシング回路では、サ
ンプリング周波数がほぼ同じでも、双方のディジタル信
号源１．２を同期させない限り、位相が異なる２つのデ
ィジタル信号をミキシングＪることは不可能であった。
ンプリング周波数がほぼ同じでも、双方のディジタル信
号源１．２を同期させない限り、位相が異なる２つのデ
ィジタル信号をミキシングＪることは不可能であった。
本発明は、かかる事情に鑑みなされたものであリ、２つ
のディジタル信号源を同期させることなく、位相が異な
りかつυンプリング周波数が若干異なる２つのディジタ
ル信号をミキシング可能なディジタルミキシング回路を
提供することを目的とする。
のディジタル信号源を同期させることなく、位相が異な
りかつυンプリング周波数が若干異なる２つのディジタ
ル信号をミキシング可能なディジタルミキシング回路を
提供することを目的とする。
以下、本発明の一実施例を図に基づいて説明する。第２
図において、１１．１２はディジタル信号源、１３．１
４はこれらディジタル信号源１１゜１２からの各ディジ
タル信号のワードクロックに同期したラッチ信号へ、Ｂ
に同期して各ディジタル信号のデータを記憶するラッチ
回路、１５は前記ラッチ信号Ａに同期したラッチ信号Ｃ
，Ｄを発生させるゲー１へ回路、１６Ｇよゲート回路１
５がらのラツチ信Ｓ＝Ｃ，Ｏのいずれが一方をコントロ
ーラ１７からの切換信号に応答して選択的に出力する選
択回路、１８．１９は選択回ａ１６がら出力されるラッ
チ信号Ｃ又はＤに同期してラッチ回路１３．１４からの
各データを記憶するラッチ回路である。まＩこ、２０は
選択回路１６から出力されるラッチ信号Ｃ又はＤとディ
ジタル信号源１２がらのラッチ信号Ｂとの位相を比較し
その位相差に応じた出力を発生ずる位相比較器であり、
先述したコントローラ１７は位相比較器２０の出力に基
づいて該位相差が所定値以下になったとき前記切換信号
を発生する。２１はラッチ回路１８．１９からの各出力
を加算する加算器、２２はラッチ信号へに同期したラッ
チ信号Ｅを発生するゲート回路、２３はラッチ信号Ｅに
同期して加算器２１の出力をラッチするラッチ回路であ
る。
図において、１１．１２はディジタル信号源、１３．１
４はこれらディジタル信号源１１゜１２からの各ディジ
タル信号のワードクロックに同期したラッチ信号へ、Ｂ
に同期して各ディジタル信号のデータを記憶するラッチ
回路、１５は前記ラッチ信号Ａに同期したラッチ信号Ｃ
，Ｄを発生させるゲー１へ回路、１６Ｇよゲート回路１
５がらのラツチ信Ｓ＝Ｃ，Ｏのいずれが一方をコントロ
ーラ１７からの切換信号に応答して選択的に出力する選
択回路、１８．１９は選択回ａ１６がら出力されるラッ
チ信号Ｃ又はＤに同期してラッチ回路１３．１４からの
各データを記憶するラッチ回路である。まＩこ、２０は
選択回路１６から出力されるラッチ信号Ｃ又はＤとディ
ジタル信号源１２がらのラッチ信号Ｂとの位相を比較し
その位相差に応じた出力を発生ずる位相比較器であり、
先述したコントローラ１７は位相比較器２０の出力に基
づいて該位相差が所定値以下になったとき前記切換信号
を発生する。２１はラッチ回路１８．１９からの各出力
を加算する加算器、２２はラッチ信号へに同期したラッ
チ信号Ｅを発生するゲート回路、２３はラッチ信号Ｅに
同期して加算器２１の出力をラッチするラッチ回路であ
る。
次に、本発明によるディジタルミキシング回路の動作に
ついて第３図の波形図を参照して説明する。
ついて第３図の波形図を参照して説明する。
ラッチ回路１３．１４はディジタル信号［１１゜１２の
各ワードクロックＡ ＋ａ） 、 １３ （Ｃ）に同期
したラッチ信号Ａ （ｂ＋ 、 Ｂ＋ｄ＋に同期してデ
ィジタル信号源１１．１２の各データＡ＋ｅ〉、 ３＋
ｆ＞をラッチし、次段のラッチ回路１８．１９に出力す
る。選択回路１６はラッチ回路１８がデータＡ （ｅ）
の１デ一タ群中の２ケ所のどちらかでラッチづるように
コントローラ１７からの切換信号（１）に応答してラッ
チ信号Ｃ（ｇ＋又は１〕山〉を選択出力覆る。位相比較
器２０においてラッチ信号Ｂ（小とラッチ信号Ｃ（９）
又はＤ山）との各立上りの位相差が検出され、その位相
差（が所定値以下になったときコントローラ１７から切
換信号（１）が発生され、この切換信号（１）に応答し
て選択回路１６が出力するラッチ信号Ｃ（９）又はＤ山
）を他方のラッチ信号り市又は（：、 （ｇ）に切り換
えるのである。なお、１デ一タ群はアナログ信号の１サ
ンプリング値に対応するものとする。
各ワードクロックＡ ＋ａ） 、 １３ （Ｃ）に同期
したラッチ信号Ａ （ｂ＋ 、 Ｂ＋ｄ＋に同期してデ
ィジタル信号源１１．１２の各データＡ＋ｅ〉、 ３＋
ｆ＞をラッチし、次段のラッチ回路１８．１９に出力す
る。選択回路１６はラッチ回路１８がデータＡ （ｅ）
の１デ一タ群中の２ケ所のどちらかでラッチづるように
コントローラ１７からの切換信号（１）に応答してラッ
チ信号Ｃ（ｇ＋又は１〕山〉を選択出力覆る。位相比較
器２０においてラッチ信号Ｂ（小とラッチ信号Ｃ（９）
又はＤ山）との各立上りの位相差が検出され、その位相
差（が所定値以下になったときコントローラ１７から切
換信号（１）が発生され、この切換信号（１）に応答し
て選択回路１６が出力するラッチ信号Ｃ（９）又はＤ山
）を他方のラッチ信号り市又は（：、 （ｇ）に切り換
えるのである。なお、１デ一タ群はアナログ信号の１サ
ンプリング値に対応するものとする。
今、選択回路１６からラッチ信号Ｃ（９）が出力されて
いるものどし、データＢ（ｆ〉が第３図における時間軸
右方向に移動しデータＢ′（ｊ）となったとすると、ラ
ッチ信＠ Ｃ（ＩＪ）の立上りはデータＢ′（ｊ）のデ
ータ間の継ぎ目に近づき正確なデータをラッチ不可能ど
なる。ここでラッチ信号Ｃ（（１＋とラッチ信号３ ’
（ｋ）の各立上りの位相差ｔ′は位相比較器２０にＪ
：り検出されており、コントローラ１７は位相差ｔ′が
所定値以下になったと判断するとラッチ信＠ Ｅ （ｉ
＞に同ＪＩＱ してラツチ信＠ Ｃ（（Ｊ）からラッチ
信号り山）に切り換えるべく選択回路１６を制御する。
いるものどし、データＢ（ｆ〉が第３図における時間軸
右方向に移動しデータＢ′（ｊ）となったとすると、ラ
ッチ信＠ Ｃ（ＩＪ）の立上りはデータＢ′（ｊ）のデ
ータ間の継ぎ目に近づき正確なデータをラッチ不可能ど
なる。ここでラッチ信号Ｃ（（１＋とラッチ信号３ ’
（ｋ）の各立上りの位相差ｔ′は位相比較器２０にＪ
：り検出されており、コントローラ１７は位相差ｔ′が
所定値以下になったと判断するとラッチ信＠ Ｅ （ｉ
＞に同ＪＩＱ してラツチ信＠ Ｃ（（Ｊ）からラッチ
信号り山）に切り換えるべく選択回路１６を制御する。
これによりラッチ回路１８．１９にはラッチ信号［］
（＋１１が供給されるので、データ間の不安定なデータ
をラッチすることを避けることが出来る。
（＋１１が供給されるので、データ間の不安定なデータ
をラッチすることを避けることが出来る。
次に位相比較器２０はラッチ信号１） （ｈ）とラッチ
信号Ｂ（山との各立上りの位相差を検出し、上述と同様
な動作を行う。
信号Ｂ（山との各立上りの位相差を検出し、上述と同様
な動作を行う。
ラッチ回路１８．１９の各出力は加算器２１において加
算される。ラッチ回路１８．１９にはデータ間の不安定
なデータがラッチされないので、２つのディジタル信号
のデータ間でのミキシングは行われず、各データ同士の
ミキシングが行われることになる。ラッチ信号Ｅ山は加
算器２１の加締出力をラッチ回路２３においてラッチす
る信号であり、ワードクロックＡ（ａ）に同期し、ラッ
チ信号Ｃ（９）とＤ山）との各立上り間にて加算器２１
の加算比ノｊをラッチする。
算される。ラッチ回路１８．１９にはデータ間の不安定
なデータがラッチされないので、２つのディジタル信号
のデータ間でのミキシングは行われず、各データ同士の
ミキシングが行われることになる。ラッチ信号Ｅ山は加
算器２１の加締出力をラッチ回路２３においてラッチす
る信号であり、ワードクロックＡ（ａ）に同期し、ラッ
チ信号Ｃ（９）とＤ山）との各立上り間にて加算器２１
の加算比ノｊをラッチする。
以上の動作は、サンプリング周波数がディジタル信号源
１１．１２で若干異なる場合、どちらかの信号の不足分
を同じデータを２回使うことによりデータの数を見掛は
上向じにしていることになる。また同一シンプリング周
波数でもわずかな周波数差で位相差が変化し、上記と同
様の効果を得ることが出来る。
１１．１２で若干異なる場合、どちらかの信号の不足分
を同じデータを２回使うことによりデータの数を見掛は
上向じにしていることになる。また同一シンプリング周
波数でもわずかな周波数差で位相差が変化し、上記と同
様の効果を得ることが出来る。
以上説明しＩＣように、本発明によるディジタルミキシ
ング回路によれば、２つのディジタル信号源間の同期を
とることなく、位相が異なりシンプリング周波数が若干
界なる２つのディジタル信号をミキシング覆ることが可
能である。
ング回路によれば、２つのディジタル信号源間の同期を
とることなく、位相が異なりシンプリング周波数が若干
界なる２つのディジタル信号をミキシング覆ることが可
能である。
第１図は従来例を示１回路図、第２図は本発明の実施例
を示り゛回路図、第３図は第２図の回路動作を説明する
だめの各部の波形図である。 主要部分の符号の説明 １１．１２・・・・・・ディジタル信号源１３．１４．
１８．１９．２３・・・・・・ラッチ回路１６・・・・
・・選択回路 １７・・・・・・コンＩヘローラ ２０・・・・・・位相比較器 ２１・・・・・・加綽器
を示り゛回路図、第３図は第２図の回路動作を説明する
だめの各部の波形図である。 主要部分の符号の説明 １１．１２・・・・・・ディジタル信号源１３．１４．
１８．１９．２３・・・・・・ラッチ回路１６・・・・
・・選択回路 １７・・・・・・コンＩヘローラ ２０・・・・・・位相比較器 ２１・・・・・・加綽器
Claims (1)
- ２つのディジタル信号源からの各ディジタル信号のクロ
ック信号に同期して各ディジタル信号のデータを記憶Ｊ
る第１の記憶手段と、前記２つのディジタル信号源の一
方のクロック信号に同期した複数の周Ｊｌｌ（ｒｉ号を
発生する手段と、所定切換信号に応答して前記複数の同
期信号のうちの１つを選択的に出力する選択手段と、前
記選択手段からの同期信号に同期して前記第１の記憶手
段からの各データを記憶覆る第２の記憶手段と、前記２
つのディジタル信号源の他方のクロック信号と前記選択
手段からの同期信号との位相差を検出ジる位相比較器と
、該位相差が所定値以下になったとき前記所定切′ｌＩ
Ａ信号を光生“づる手段と、前記第２の記憶手段からの
各出力を加算する加算器とからなることを特徴とするデ
ィジタルミキシング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20211983A JPS6094522A (ja) | 1983-10-28 | 1983-10-28 | デイジタルミキシング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20211983A JPS6094522A (ja) | 1983-10-28 | 1983-10-28 | デイジタルミキシング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6094522A true JPS6094522A (ja) | 1985-05-27 |
| JPH0121646B2 JPH0121646B2 (ja) | 1989-04-21 |
Family
ID=16452274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20211983A Granted JPS6094522A (ja) | 1983-10-28 | 1983-10-28 | デイジタルミキシング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6094522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01221016A (ja) * | 1987-12-18 | 1989-09-04 | Unisys Corp | 広偏移トラッキングフィルタ |
-
1983
- 1983-10-28 JP JP20211983A patent/JPS6094522A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01221016A (ja) * | 1987-12-18 | 1989-09-04 | Unisys Corp | 広偏移トラッキングフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0121646B2 (ja) | 1989-04-21 |
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