JPS58169609A - クロツク同期制御方式 - Google Patents
クロツク同期制御方式Info
- Publication number
- JPS58169609A JPS58169609A JP5042482A JP5042482A JPS58169609A JP S58169609 A JPS58169609 A JP S58169609A JP 5042482 A JP5042482 A JP 5042482A JP 5042482 A JP5042482 A JP 5042482A JP S58169609 A JPS58169609 A JP S58169609A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- timing signal
- supplied
- clock
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/14—Time supervision arrangements, e.g. real time clock
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はクロック同期制御方式、特に各々の関係が例え
ば非整数倍であるサイクルタイムで動作する２つの情報
処理ユニットのうち、より速いクロックで動作するユニ
ット側のインタフェース部に、該ユニットの基本クロッ
クを外分局（外は動作中に質化しつる）したクロックあ
るいは同等の働きをするタイミング信号を供給すること
により、上記２つの情報処理ユニット間の同期的情報授
受を可能とした装買にあって、上記インタフェース部と
骸インタフェース部が存するユニットの他の部位との同
期をとるクロック同期制御方式に関するものである。
ば非整数倍であるサイクルタイムで動作する２つの情報
処理ユニットのうち、より速いクロックで動作するユニ
ット側のインタフェース部に、該ユニットの基本クロッ
クを外分局（外は動作中に質化しつる）したクロックあ
るいは同等の働きをするタイミング信号を供給すること
により、上記２つの情報処理ユニット間の同期的情報授
受を可能とした装買にあって、上記インタフェース部と
骸インタフェース部が存するユニットの他の部位との同
期をとるクロック同期制御方式に関するものである。
（２）背景と問題点
従来、一般に互いに情報授受を行う２つの情報処理ユニ
ットは、互いに同じサイクルタイムまたは片方のサイク
ルタイムが他方のサイクルタイム入 の整数倍となるような関係でもって同期をとることが必
要とされている。
ットは、互いに同じサイクルタイムまたは片方のサイク
ルタイムが他方のサイクルタイム入 の整数倍となるような関係でもって同期をとることが必
要とされている。
これに対し、本発明者等は例えばサイクルタイムの比が
２ニアとか３：５とかいうような非整数倍のサイクルタ
イムで動く２つの情報処理ユニット間の同期制御を行う
ことを考慮１〜ている。
２ニアとか３：５とかいうような非整数倍のサイクルタ
イムで動く２つの情報処理ユニット間の同期制御を行う
ことを考慮１〜ている。
例えば、第１図図示の如く、第１のユニットがサイクル
タイムＴｌ＝ ３０ナノ秒を基本クロックＣＬ、に１と
して、また第２のユニットがサイクルタイムＴｓ−１０
５ナノ秒を基本クロックＣＬＫ２としてそれぞれ動作し
ているとする。すなわち、この例ではサイクルタイムの
比が２ニアとなっている。
タイムＴｌ＝ ３０ナノ秒を基本クロックＣＬ、に１と
して、また第２のユニットがサイクルタイムＴｓ−１０
５ナノ秒を基本クロックＣＬＫ２としてそれぞれ動作し
ているとする。すなわち、この例ではサイクルタイムの
比が２ニアとなっている。
このような場合に、上記第１のユニットと第２゜−＝ッ
トとの同期をとるため：′に、第１図図示信号ＣＬＫ３
の如きクロックまたはタイミング信号を上記第一のユニ
ット内インターフェース部位に供給することＫよって制
御することが考慮されている。すなわち、信号ＣＬＫ３
はサイクルタイムＴｌの整数倍の時間間隔でもって、例
えば１２０ナノ秒および匍ナノ秒というように脈動する
ようにされ、クロックＣＬＫ２に近似するようにされる
。もし、クロックＣＬＫＩとクロックＣＬＫ２とのサイ
クルタイムの比が例えば３ニアであれば、信号ＣＬＫ３
Ｆｉ、クロックＣＬ Ｋ １のサイクルタイムの３倍、
２倍、２倍といった周期で供給されることとな−る。
トとの同期をとるため：′に、第１図図示信号ＣＬＫ３
の如きクロックまたはタイミング信号を上記第一のユニ
ット内インターフェース部位に供給することＫよって制
御することが考慮されている。すなわち、信号ＣＬＫ３
はサイクルタイムＴｌの整数倍の時間間隔でもって、例
えば１２０ナノ秒および匍ナノ秒というように脈動する
ようにされ、クロックＣＬＫ２に近似するようにされる
。もし、クロックＣＬＫＩとクロックＣＬＫ２とのサイ
クルタイムの比が例えば３ニアであれば、信号ＣＬＫ３
Ｆｉ、クロックＣＬ Ｋ １のサイクルタイムの３倍、
２倍、２倍といった周期で供給されることとな−る。
第１のユニットにおいて、上記信号ＣＬＫ３ｔｉインタ
フェース部に供給てれるが、仁のインク７工−ス部と第
１のユニット内部の制御部部とのデータ授受を行うため
の内部同期が必要であり、そのタイミング信号が上記制
御部郷に供給される。
フェース部に供給てれるが、仁のインク７工−ス部と第
１のユニット内部の制御部部とのデータ授受を行うため
の内部同期が必要であり、そのタイミング信号が上記制
御部郷に供給される。
当初、この制御部等へ供給されるタイミング信号は、第
１図図示信号ＴｉＭ１のように、上記インク７工−ス部
へあ信号ＣＬＫ３をもとに、これを一定期間Ｔｉだけ遅
延させたものが与えられるようにされていた。例えば、
第２のユニットがらのデータの転送は、上記インタフェ
ース部への信号ＣＬＫ３からωナノ秒尋といったディレ
ーで本って到着し、インタフェース部のレジスタにセッ
トされる。第１のユニットの制御部７ｖは、このデータ
をインタフェース部のレジスタから読み出して処理する
わけであるが、インタフェース部の状態をセンスし、指
令を出す婢の一定の処理時間のための時間的余裕が必要
となる０しかし、上記の如く、信号ＣＬＫ３の周期は一
足せず脈動するため、上記のようなタイミング信号Ｔ
ＩＭＩによる場合には、処理の時間的余裕も変化１−１
前のｆ−夕を読み出して処理する前に、第２のユニット
から新たなデータが到着１２、データを失ってしまうと
いうおそれが生じるなどの問題がある０ （３）発明の目的 本発明は上記問題点の解決を図り、インタフェース部と
内部の制御部等とのデータ授受のタイミングを確実にと
ることができるようにすることを目的としている′。
１図図示信号ＴｉＭ１のように、上記インク７工−ス部
へあ信号ＣＬＫ３をもとに、これを一定期間Ｔｉだけ遅
延させたものが与えられるようにされていた。例えば、
第２のユニットがらのデータの転送は、上記インタフェ
ース部への信号ＣＬＫ３からωナノ秒尋といったディレ
ーで本って到着し、インタフェース部のレジスタにセッ
トされる。第１のユニットの制御部７ｖは、このデータ
をインタフェース部のレジスタから読み出して処理する
わけであるが、インタフェース部の状態をセンスし、指
令を出す婢の一定の処理時間のための時間的余裕が必要
となる０しかし、上記の如く、信号ＣＬＫ３の周期は一
足せず脈動するため、上記のようなタイミング信号Ｔ
ＩＭＩによる場合には、処理の時間的余裕も変化１−１
前のｆ−夕を読み出して処理する前に、第２のユニット
から新たなデータが到着１２、データを失ってしまうと
いうおそれが生じるなどの問題がある０ （３）発明の目的 本発明は上記問題点の解決を図り、インタフェース部と
内部の制御部等とのデータ授受のタイミングを確実にと
ることができるようにすることを目的としている′。
（４）発明の構成
上記目的達成のため、本発明はインタフェース部に供給
されるりμツクまたはタイミング信号の供給時点から定
められた時間だけ以前に制御部等に対しタイミング信号
を供給し、こ、れらの間の同期をとってデータ轡の授受
を可能とするものである。すなわち、本発明のクロック
同期制御方式は、互いに同期し、て動２作する情報処理
ユニットであるサイクルタイムＴ１で動作する第１のユ
ニットとサイクルタイムＴ鵞で動作する５第２のユニッ
トとを含み、上記Ｔ１は上記Ｔｓより小であり、上記第
１のユニットと上ｒ第２のユニットとは情報等を一方的
にあるいは相互に伝達するためのインタフェースを備え
、上記第１のユニット内インタフェース部位に、上記Ｔ
１の一定とは限らない整数倍の時間、間隔をもってクロ
ックまたはタイミング信号を供給することによって、上
記第１および第♀のユニットの同期をとるようにされた
システムにおけ−る１上記第１のユニット内部のクロッ
ク同期制御方式において、−Ｅ記りロックまたはタイミ
ング信号１が上記第１のユニット内インタフェース部位
に供給される時刻よりも、各々所定数の第１のユニット
のサイクルタイムだけ以前に発生される複数または単数
の信号によって、上記インタフェース部位から情報を受
けとる第１のユニット内部位を制御し、上記インタフェ
ース部位と第１のユニット内他部位との間の同期をとる
ようＫしたことを特徴としている。以下、図面を参照し
つつ説明する。
されるりμツクまたはタイミング信号の供給時点から定
められた時間だけ以前に制御部等に対しタイミング信号
を供給し、こ、れらの間の同期をとってデータ轡の授受
を可能とするものである。すなわち、本発明のクロック
同期制御方式は、互いに同期し、て動２作する情報処理
ユニットであるサイクルタイムＴ１で動作する第１のユ
ニットとサイクルタイムＴ鵞で動作する５第２のユニッ
トとを含み、上記Ｔ１は上記Ｔｓより小であり、上記第
１のユニットと上ｒ第２のユニットとは情報等を一方的
にあるいは相互に伝達するためのインタフェースを備え
、上記第１のユニット内インタフェース部位に、上記Ｔ
１の一定とは限らない整数倍の時間、間隔をもってクロ
ックまたはタイミング信号を供給することによって、上
記第１および第♀のユニットの同期をとるようにされた
システムにおけ−る１上記第１のユニット内部のクロッ
ク同期制御方式において、−Ｅ記りロックまたはタイミ
ング信号１が上記第１のユニット内インタフェース部位
に供給される時刻よりも、各々所定数の第１のユニット
のサイクルタイムだけ以前に発生される複数または単数
の信号によって、上記インタフェース部位から情報を受
けとる第１のユニット内部位を制御し、上記インタフェ
ース部位と第１のユニット内他部位との間の同期をとる
ようＫしたことを特徴としている。以下、図面を参照し
つつ説明する。
（５）発明の実施例
第２図は本発明の一実施例ブロック図、第３図はタイミ
ング信号生成回路の例を示す。
ング信号生成回路の例を示す。
図中、１は第１のユニット、２はインタフェース部、３
は制御およびデータの授受を行う制御部、４は内部処理
部、５は第２のユニット以外の他の二ニットとのインタ
フェース部、６は第１のユニットの各部位に基本クロッ
クＣＬＫＩを供給する基本クロック供給部、７はインタ
フェース部２にクロックまたはタイミング信号、ＣＬＫ
３を供給し、制御部３にタイミング信号ＴＩＭ２を供給
するタイミング信号供給部、８社第２のユニット、９Ｆ
ｉインタフ工−ス部、１０ａ循積レジスタ、１１および
１２はダウンカウンタ、１３は定数レジスタ、１４は減
算回路を表わす。
は制御およびデータの授受を行う制御部、４は内部処理
部、５は第２のユニット以外の他の二ニットとのインタ
フェース部、６は第１のユニットの各部位に基本クロッ
クＣＬＫＩを供給する基本クロック供給部、７はインタ
フェース部２にクロックまたはタイミング信号、ＣＬＫ
３を供給し、制御部３にタイミング信号ＴＩＭ２を供給
するタイミング信号供給部、８社第２のユニット、９Ｆ
ｉインタフ工−ス部、１０ａ循積レジスタ、１１および
１２はダウンカウンタ、１３は定数レジスタ、１４は減
算回路を表わす。
第１のユニット１は、第１−ＶＣ図示したサイクルタイ
ムＴＩの基本クロックＣＬＫＩで動作する情報処理ユニ
ットである。また、第２のユニット８は、第１図に図示
したサイクルタイム−の基本クロックＣＬＫ２で動作す
る情報処理ユニットである。サイクルタイムＴ１とサイ
クルタイムＴＩとは、Ｔ１のはうが小であり、例えばＴ
１が（資）ナノ秒、Ｔｍが１０５ナノ秒であって、ＴＩ
とＴｍとＦｉ２ ： ７の関係にある。
ムＴＩの基本クロックＣＬＫＩで動作する情報処理ユニ
ットである。また、第２のユニット８は、第１図に図示
したサイクルタイム−の基本クロックＣＬＫ２で動作す
る情報処理ユニットである。サイクルタイムＴ１とサイ
クルタイムＴＩとは、Ｔ１のはうが小であり、例えばＴ
１が（資）ナノ秒、Ｔｍが１０５ナノ秒であって、ＴＩ
とＴｍとＦｉ２ ： ７の関係にある。
第１のユニット１と第２のユニット８とのデータの授受
は、インタフェース部２およびインタフェース部９を介
して行われ、同期をとるために、第１図に図示したクロ
ックまたはタイミング信号ＣＬＫ３をインタフェース部
２に供給するこＡＶｃよって制御が行われるようにされ
る。
は、インタフェース部２およびインタフェース部９を介
して行われ、同期をとるために、第１図に図示したクロ
ックまたはタイミング信号ＣＬＫ３をインタフェース部
２に供給するこＡＶｃよって制御が行われるようにされ
る。
制御部３はインタフェース部２の状態レジスタやデータ
レジスタ等を参照更新することによって、データの授受
を処理するが、インタフェース部２は各サイクルの時間
長が基本クロックＣＬＫＩの整数倍ではあるが一定では
ない信号ＣＬＫ３により動作し、制御部３は基本クロッ
クＣＬＫＩＫより動作するため、インタフェース部２に
アクセスするための適轟なタイミング信号を必要とする
０このタイきング信号はタイミング信号供給部７によっ
て次のように供給される。
レジスタ等を参照更新することによって、データの授受
を処理するが、インタフェース部２は各サイクルの時間
長が基本クロックＣＬＫＩの整数倍ではあるが一定では
ない信号ＣＬＫ３により動作し、制御部３は基本クロッ
クＣＬＫＩＫより動作するため、インタフェース部２に
アクセスするための適轟なタイミング信号を必要とする
０このタイきング信号はタイミング信号供給部７によっ
て次のように供給される。
タイミング信号供給部７は、クロックまたはタイミング
信号ＣＬＫ３の各パルスより本、第１のユニット１０基
本クロックＣＬＫＩで測っである所定のサイクルタイム
数だけ前に、タイミング信号である単数または複数の制
御信号を発するようにされる。仁のタイミング信号の生
成は、必ずしも次のものに限られるわけではないが、例
えば第３図図示の如き回路によって容易に実現すること
ができる。
信号ＣＬＫ３の各パルスより本、第１のユニット１０基
本クロックＣＬＫＩで測っである所定のサイクルタイム
数だけ前に、タイミング信号である単数または複数の制
御信号を発するようにされる。仁のタイミング信号の生
成は、必ずしも次のものに限られるわけではないが、例
えば第３図図示の如き回路によって容易に実現すること
ができる。
第３図において、循環レジスタ１０Ｖｃ＃ｉ、インタフ
ェース部２へ供給される信号ＣＬＫ３が、何個の基本ク
ロックＣＬＫＩのパルス毎に発生させられるべきかの数
値が設定される０第１図に図示し先例では、信号ＣＬＫ
３のパルスは１２０ナノ秒および匍ナノ秒間隔で生じる
ことになり、基本り四ツクＣＬＫＩのサイクルタイムＴ
１は（資）ナノ秒であるので、循環レジスタ１０には「
４」と「３」とが設定されることになる。これらの値は
ダウンカウンタ１１からの信号によって、シフトされ循
環される。また、循環される値はダウンカウンタ１１お
よび減算回路１４に供給される０ダウンカウンタ１１は
、基本クロックＣＬＫＩによってカウント値を１ずつ減
算し、値が０になったならばタイミング信号ＣＬＫ３の
パルスを発生させる。仁のパルスはインタフェース部２
へ供給されるとともに、循環レジスタ１０のシフトにも
用いられる。
ェース部２へ供給される信号ＣＬＫ３が、何個の基本ク
ロックＣＬＫＩのパルス毎に発生させられるべきかの数
値が設定される０第１図に図示し先例では、信号ＣＬＫ
３のパルスは１２０ナノ秒および匍ナノ秒間隔で生じる
ことになり、基本り四ツクＣＬＫＩのサイクルタイムＴ
１は（資）ナノ秒であるので、循環レジスタ１０には「
４」と「３」とが設定されることになる。これらの値は
ダウンカウンタ１１からの信号によって、シフトされ循
環される。また、循環される値はダウンカウンタ１１お
よび減算回路１４に供給される０ダウンカウンタ１１は
、基本クロックＣＬＫＩによってカウント値を１ずつ減
算し、値が０になったならばタイミング信号ＣＬＫ３の
パルスを発生させる。仁のパルスはインタフェース部２
へ供給されるとともに、循環レジスタ１０のシフトにも
用いられる。
一方、減算回路１４に入力された値は、減算回路１４に
よって定数レジスタ１３の値の減算が行われ、ダウンカ
ウンタ１２にセットされる。ダウンカウンタ１２は、基
本クロックＣＬＫＩによってカウントダウンを行い、値
が０になったときに、制御部３ヘタイミング信号を供給
する。
よって定数レジスタ１３の値の減算が行われ、ダウンカ
ウンタ１２にセットされる。ダウンカウンタ１２は、基
本クロックＣＬＫＩによってカウントダウンを行い、値
が０になったときに、制御部３ヘタイミング信号を供給
する。
上記のようＫして生成されたタイミング信号は、例えば
第１図図示の信号ＴＩＭ２またはＴＩＭＩのようになる
。これらの信号ＴＩＭ２またｔ′ｉＴＩＭ３は、すなわ
ち信号ＣＬＫ３よりも一定時間Ｔ４またはＴｓだけ前に
パルスを生じるようにされており、制御部３へ供給され
るので、制御部３は常に一定のデータ処理時間が保証さ
れることとなる。
第１図図示の信号ＴＩＭ２またはＴＩＭＩのようになる
。これらの信号ＴＩＭ２またｔ′ｉＴＩＭ３は、すなわ
ち信号ＣＬＫ３よりも一定時間Ｔ４またはＴｓだけ前に
パルスを生じるようにされており、制御部３へ供給され
るので、制御部３は常に一定のデータ処理時間が保証さ
れることとなる。
内部処理部４は制御部３の授受するデータの加工等を行
う本のであり、インタフェース部５は他のユニットとの
インタフェースである。
う本のであり、インタフェース部５は他のユニットとの
インタフェースである。
（６）発明の詳細
な説明した如く本発明によりば、インタフェース部に供
給されるりｐツクまたはタイミング信号の供給時点まで
あとどれだけあるかを確実に保証するタイミング信号が
制御部等に供給されることとな抄、データ喪失郷の誤操
作を防止することが可能となる。
給されるりｐツクまたはタイミング信号の供給時点まで
あとどれだけあるかを確実に保証するタイミング信号が
制御部等に供給されることとな抄、データ喪失郷の誤操
作を防止することが可能となる。
１：
第１図は本発明に関連するパ信号を説明する丸めのタイ
ムチャート、第、２図は本発明の一実施例ブロック図、
第３図はタイミング信号生成１路の例図中、１は第１の
ユニット、２はインタフェース部、３は制御部、６は基
本クロック供給部、７はタイミング信号供給部、８は第
２のユニット、９はインタフェース部、ＣＬＫｌは第１
のユニットの基本クロック、ＣＬＫ２は第２のユニット
の基本クロッ＞、ＣＬＫ３はインタフェース部に供給さ
れる信号、ＴＩＭＩ−ＴＩＭＩは制御部等圧供給される
タイミング信号を表わす。 特許出願人 富士通株式会社
ムチャート、第、２図は本発明の一実施例ブロック図、
第３図はタイミング信号生成１路の例図中、１は第１の
ユニット、２はインタフェース部、３は制御部、６は基
本クロック供給部、７はタイミング信号供給部、８は第
２のユニット、９はインタフェース部、ＣＬＫｌは第１
のユニットの基本クロック、ＣＬＫ２は第２のユニット
の基本クロッ＞、ＣＬＫ３はインタフェース部に供給さ
れる信号、ＴＩＭＩ−ＴＩＭＩは制御部等圧供給される
タイミング信号を表わす。 特許出願人 富士通株式会社
Claims (1)
- 互い（同期して動作する情報処理ユニットであるサイク
ルタイムＴ１で動作する第１のユニットと□サイクルタ
イムＴ！で動作する第２のユニットとを含み、上記Ｔ１
は上記Ｔ３より小であり、上記第１のユニットと上記第
２のユニットとは情報等を一方スを備え、上記第１のユ
ニット白インク７エース部位に、上記Ｔ１の一定とは限
らない整数倍の時間間隔をもってクロックまたはタイミ
ング信号を供給することによって、上記第１および第２
のユニットの同期をとるようにされたシステムにおける
上記第１のユニット内部のクロック同期制御方式におい
て、上記クロックまたはタイミング信号が上記第１のユ
ニット内インタフェース部位に供給される時刻よりも、
各々所定数の第１のユニットのサイクルタイムだけ以前
に発生される複数または単数の信号によって、上記イン
タフェース部位から情報を受けとる第１のユニット内部
位を制御し、上記インタフェース部位と第１のユニット
内他部位との間の同期をとるようにしたζどを特徴とす
るクロック同期制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5042482A JPS58169609A (ja) | 1982-03-29 | 1982-03-29 | クロツク同期制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5042482A JPS58169609A (ja) | 1982-03-29 | 1982-03-29 | クロツク同期制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169609A true JPS58169609A (ja) | 1983-10-06 |
| JPS6117031B2 JPS6117031B2 (ja) | 1986-05-06 |
Family
ID=12858479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5042482A Granted JPS58169609A (ja) | 1982-03-29 | 1982-03-29 | クロツク同期制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169609A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307087A (ja) * | 1987-01-13 | 1988-12-14 | Shigenobu Furukawa | 多目的コンテナ |
-
1982
- 1982-03-29 JP JP5042482A patent/JPS58169609A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6117031B2 (ja) | 1986-05-06 |
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