KR920004915B1 - 온도 보상된 상보 금속 절연물 반도체 발진기 - Google Patents

온도 보상된 상보 금속 절연물 반도체 발진기 Download PDF

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Abstract

내용 없음.

Description

온도 보상된 상보 금속 절연물 반도체 발진기
제 1 도는 본 발명의 실시예에 따른 온도 보상된 금속 절연물 반도체 발진기의 개략도 이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 온도 보상 CMOS 발진기 14 : 전류 미러 어셈블리
16 : 슈미트 트리거 발진기 82 : 양방향 다이오드
154 : 타이밍 캐패시터 162 : 제 1 CMOS 인버터
168 : 제 2 CMOS 인버터
본 발명은 온도 보상 전류원을 가진 모놀리틱 집적 회로의 상보 금속 절연물 반도체 발진기 회로에 관한 것이다.
집적회로의 금속 절연물 반도체 발진기를 사용하는 것과 관련하여, 특히, 금속 산화물 전계 효과 트랜지스터(MOSFET)를 사용하는 것은 상기 발진기들이 가끔 불안정하게 동작하고, 그 발진주기가 주변온도에 따라 가변하는 문제점이 발생했었다. 온도 상승에 따른 발진기의 불안정을 해결하기 위해, 본 기술에 숙련된 사람들에 의해 몇몇 해결책이 모색되고 있다.
그중 한 해결책은 집적 회로 팩키지의 핀들에 접속된 저항선 및 용량성의 외부소자들을 사용하는 것이다. 이같은 해결책은 상기의 외부 소자들이 실질적으로 언제나 수요가 많은 프린트 회로 기판위에 도다른 스페이스를 점유한다는 점에서 볼 때 집적회로를 사용하는 사용자에게는 불편하지 않을 수 없다. 또한, 외부 소자를 사용하므로써 최종 사용자에게 경제적 부담을 안겨주게 된다.
다른 해결책은 온도에 안정한 발진 주기를 얻기 위하여, 링 방진기 혹은 슈미트 트리거 발진기를 사용하는 것이다. 이러한 시도는 성공적이지 못하다. 또다른 해결책이 1983년 10월에 발행된 고체 상태회로라는 IEEE 저널의 페이지 525 내지 532에서 4K NVRM용 제어회로 및 셀설계("CONTROL LOGIC AND CELL DESIGN FOR A4K NVRAM") 명칭의 논문으로 제안되었다. 상기의 NMOS 회로가 이미 언급된 링발진기와 슈미트 발진기와는 다른 온도 보상 수단을 갖는다 할지라도, 공핍형 전계 효과 트랜지스터를 실시하는 상기 회로는 CMOS 집적회로의 일부분을 제조하기 위한 추가의 제조 단계를 필요로 한다.
온도 보상 CMOS 발진기는 온도 비의존성(independent)클록신호로서 전기적으로 소거 가능한 프로그램 머블 리드 온리 메모리(EEPROM)같은 메모리 회로들에서 사용할 수 있는 타이밍 신호, 특히 ERASE 동작 또는 WRITE 동작시에 상기 메모리 회로에서 특별히 사용된다.
모놀리틱 집적회로 다이에서는 발진기의 모든 소자들을 갖는 온도 안정 CMOS 발진기가 필요로 하는 조건이 충족되므로, 이러한 집적회로를 사용하는 사용자는 상기 회로에 어떤 소자를 추가하거나, 어떤 기술적 처리를 하지 않아도 된다.
본 발명은 집적회로 다이위에 형성된 온도 보상 금속 절연물 반도체를 제공한 것으로, 상기 온도 보상 발진기는 온도 안정 전압을 수신하고, 감쇠된 온도 안정 기준 전압을 발생시키는 분압기를 포함한다. 분압기에 접속된 전류미러는 상기 온도 안정 기준 전압에 의해 제어되는 상기 제 1 전류 미러의 검지 다리(sensing leg)에 흐르는 전류를 갖고, 대략 1마이크로암페아의 제 1 미러 전류를 생성한다. 제 1 의 n-채널 MOSFET는 제 1 소오스 전극, 제 1 드레인 전극 및 제 1 게이트 전극을 갖는다.상기 제 1 게이트 전극은 제 1 소오스 전극과 함께 감쇠된 온도 안정 전압으로 바이어스된다. 제 1 게이트 전극과 제 1 드레인 전극은 서로 접속되고, 상기 회로의 다음 단계에서의 임계 전압의 효과를 보상할 수 있도록 감쇠된 온도 안정 전압과 집적회로 다이위의 n-채널 MOSFET 대한 임계 전압을 가산한 전압과 똑같은 바이어스 전압을 발생시키기 위해 1마이크로 암페아의 제 1 미러 전류를 수신한다.
바이어스 전압은 제 2 소오스 전극, 제 2 게이트 전극 및 제 2 드레인 전극을 갖는 제 2 의 n-채널 MOSFET에 귀환된다. 제 2 의 n-채널 MOSFET의 제 2 소오스 전극은 양방향 다이오드의 순방향 드롭 전압(Vf)에 의해 접지 전위 이상에서 바이어스 된다. 집적회로 다이의 온도가 상승했을 때 제 2 의 n-채널 MOSFET에서의 온도 변화를 보상하기 위해 상기 순방향 드롭 전압은 감소한다. 제 2 의 n-채널 MOSFET의 제 2 게이트 전극과 제 2 소오스 전극간의 전압은 Vgs=Vo+VT-Vf로 표시될 수 있다. 상기식으로부터 제 2 의 n-채널 MOSFET의 제 2 드레인 전극과 제 2 소오스 전극간의 전류는 Ids=(W/2L)Cox(Vo-Vf)2×μ로 표시됨을 알 수 있다. 여기서, W는 MOSFET의 채널 폭이고, L은 MOSFET의 채널 길이이고, Cox는 단위 면적당 게이트 산화물 캐피시턴스이다. 따라서, 충전 캐리어의 이동도(μ)가 온도의 하강으로 인해 감소될 때, 순방향 드롭 전압(Vf)도 감소되게 되므로, 제 2 의 n-채널 MOSFET를 통해 온도 비의존상수 전류(Ids)가 흐르게 된다.
검지 다리 1개와 미러 다리(mirror leg) 2개로 구성된 제 2 전류 미러는 온도 비의존성 보상 전류를 검지하고, 선형적으로 비례하는 제 1 온도 보상 충전 전류를 제 1 미러 다리에 발생시킨다. 상기 제 2 전류 미러의 제 2 미러 다리는 제 2 전류 미러의 검지 다리에 접속된다. 제 3 미러는 온도 비의존성 상수 전류에 선형적으로 비례하는 온도 보상 방전 전류를 싱크한다. 본 실시예에 있어서, 충전 전류와 방전 전류는 동일하다.
충전 게이트와 방전 게이트를 가진 슈미트 트리거 발진기는 온도 보상 충전 전류와 방전 전류에 의해 주기적으로 충전되고 방전되는 캐패시터의 양단 전압을 검지한다. 타이밍 캐패시터가 전류미러에 의해 일정한 비율로 충전되고 방전되기 때문에, 슈미트 트리거 발진기는 온도에 대해 일정한 주기를 갖는다.
본 발명의 제 1 목적은 칩소자 이외에 어떠한 소자도 사용하지 않고 상기 칩 소자에 온도 보상 전류를 발생시키는 금속 절연물 반도체 발진기를 제공하는 것이다.
본 발명의 제 2 목적은 타이밍 캐패시터에 공급된 충전 전류와 방전 전류가 동일하며 온도가 보상되는 온도 보상 금속 절연물 반도체 발진기를 제공하는 것이다.
본 발명의 제 3 목적은 단일 집적 회로상에 모든 소자들을 포함하며, 상기 집적 회로 다이의 나머지 소자들에 온도 안정 발진기 신호를 공급하는 온도 보상된 금속 절연물 반도체 발진기를 제공하는 것이다.
제 1 도에 있어서, 부호(10)으로 표시되며 본 발명을 구체화한 온도 보상된 금속 절연물 반도체 발진기에 대해 설명한다. 특히, 상기회로(10)는 온도 보상된 상보 금속산화물 반도체(CMOS)발진기를 구비한다. 온도 보상 CMOS 발진기(10)는 모놀리틱 집적회로로서 실리콘 반도체 다이위에 양호하게 형성될 수도 있다.
설명의 편의상, 본 명세서에서 사용되는 CMOS, MOSFET 및 이와 유사한 장치들은 그 전계효과 트랜지스터의 게이트 전극을 다결정 실리콘, 금속 실리사이트 혹은 다른 양호한 도체로 실시되는 장치뿐만 아니라 금속 산화물 반도체 전계 효과 트랜지스터 장치로 언급되었다는 것을 알 수 있을 것이다.
온도 보상 CMOS 발진기(10)는 온도보상 전류를 생성하는 온도 보상 전류 발생기(12)를 포함한다. 전류 미러 어셈블리(14)는 온도보상 전류와, 충전전류와 방전 전류를 내포한 다수의 선형 전류원 혹은 싱크전류를 수신한다. 슈미트 트리거 발진기(16)는 상기 전류원 혹은 싱크에 접속해서 충전 전류를 수신하거나 방전전류를 공급한다. 충전 전류와 방전 전류는 슈미트 트리거 발진기(16)로 하여금 온도 비의존성 주기를 갖는 구형파 신호를 발생시키게 한다.
온도 보상 CMOS 발진기(10)는 외부 직류 전압원에 접속된 VDD리드(18)를 포함한다. VDD리드(18)는 버스(20)에 직류전압을 공급한다. 분압기(22)는 적당한 소오스로부터 노드(24)를 거쳐 온도 안정 기준 전압(Vref)을 수신하고, 출력 리드(26)에 상기 온도 안정 기준 전압(Vref)를 공급한다. 상기 분압기(22)는 노드(24)에 접속된 19.5Ω의 저항(28)과, 상기 저항(28)과 접지간에 접속된 20㏀의 저항(30)을 포함한다. 감쇠된 전압 기준 신호(Vo)는 저항(28)과 저항(30)이 결합된 노드(32)에서 생성된다. 상기 전위(Vo)는 리드(34)에 접속된다. 상기 저항(28,30)은 n함몰-확산(n-well diffusion)에 의해 실행된다. 상기 n함몰 확산 방법은 본 기술에 숙련된 자에게 잘 알려진 기술이다. 온도 안정기준 전압(Vref)에서 활성화 되는 리드(26)는 n채널 증가형 MOSFET(36)의 게이트 전극(38)에 접속된다. 상기 MOSFET(36)는 드레인 전극(40)과 소오스 전극(41)도 갖는다. 상기 소오스 전극(41)은 접지에 접속되고, 드레인 전극(40)은 제 1 전류 미러(42)에 접속된다. 상기 전류 미러(42)도 버스(20)에 접속되어 활성화 된다.
제 1 전류 미러(42)는 게이트 전극(46), 소오스 전극(48) 및 드레인 전극(50)을 가진 p-채널 증가형 MOSFET(44)를 포함한다. 상기 드레인 전극(50)은 n-채널 MOSFET (26)의 드레인 전극(40)에 접속된다.상기 드레인 전극(50)은 전류미러로서 리드(52)에 의해 게이트 전극(46)에도 접속된다. p-채널 MOSFET(44)는 전류미러(42)의 검지 다리(43)를 구비한다. 전류미러(42)는 소오스 전극(56), 드레인 전극(58) 및 게이트 전극(60)을 가진 p-채널 증가형 MOSFET(54)를 구성하는 출력 혹은 미러 다리(53)를 포함한다. 상기 게이트 전극(60)은 제어 전위를 수신하기 위해 리드(52)와 상기 게이트 전극(46)에 접속된다. 상기 소오스 전극(56)은 전류를 수신하기 위해 소오스 전극(48)과 함께 버스(20)에 병렬로 접속된다. 미러 다리(53)를 통과하는 전류량은 MOSFET(36)의 게이트 전극에 존재하는 전압(Vref)과 MOSFET(36)의 채널 폭대 채널 길이와의 비에 의해 결정된다. 본 실시예에 있어서, 상기 온도 안정 기준 전압은 MOSFET(36)를 바이어스하여 100마이크로 암페아의 드레인-소오스 전류(Ids)를 생성한다. 상기 100마이크로암페아의 전류는 MOSFET(44)의 소오스-드레인간을 흐르고, 버스(20)로부터 유도되는 1마이크로암페아 전류에 의해 미러되고 MOSFET(54)의 소오스-드레인간을 흐른다. 상기 1마이크로암페아 전류는 온도 보상이 이루어지지 않은 전류이다. 그러나, 상기 전류가 본 회로의 양호한 동작을 위해 온도 보상될 필요는 없다.
드레인 전극(58)을 통과한 상기 1마이크로 암페아 전류는 드레인 전극(64), 소오스 전극(66) 및 게이트 전극(68)을 가진 n-채널 증가형 MOSFET(62)에 인가된다. 상기 게이트 전극(68)과 드레인 전극(64)은 리드(70)에 의해 서로 접속되므로 상기 드레인 전극(64)과 게이트전극(68)이 노드(72)에서 결합되고, 동일한 전위로 바이어스 된다. 상기 소오스 전극(66)은 리드(34)에 접속되고 전위(Vo)로 바이어스 된다. 상기 1마이크로암페아 전류는 n-채널 MOSFET(62)의 드레인-소오스 회로에 공급된다. n-채널 MOSFET(62)가 그 MOSFET(62)를 비교적 큰 트랜지스터로 만들 수 있는 채널폭 대 채널 길이의 비가 대략 50대 3인 값을 갖기 때문에, 저임피던스의 드레인-소오스간을 흐르는 상기 1마이크로 암페어 전류는 노드(72)에서 Vo+VT바이어스 전위를 생성한다. 상기 전위 VT는 n-채널 MOSFET(62)의 임계전압이다. 따라서, 상기 MOSFET(62)는 바이어스 전위를 생성하는데 사용되고, 상기 반도체 다이위의 MOSFET들의 임계전압에 가산된다.
드레인 전극(76), 소오스 전극(78) 및 게이트 전극(80)를 가진 증가형 모드 n-채널 MOSFET(74)는 그 게이트 전극(80)이 리드(81)에 의해 노드(72)에 접속되고, Vo+VT전위로 바이어스된다. 주지된 n 함몰 CMOS 제조 방법에 있어서, 수직형 P-N-P 장치는 P형 기판 콜렉터, n-함몰 베이스 및 P+에미터와 함께 제조될 수도 있다. 양방향 다이오드(82)는 다이오드의 양극과 같은 수직형 P-N-P 장치의 에미터를 사용함으로써 얻어지고, 수직형 P-N-P 장치의 베이스와 콜렉터는 양방향 다이오드(82)의 음극을 형성하기 위해 전기적을 결합된다. 상기 에미터는 낮은 베이스 기행 저항을 갖기 위해 대략 20마이크론 ×20마이크론의 다이 영역을 점유한다. 다이오드(82)에는 부의 온도 계수를 갖는 순방향 드롭 전압(Vf)이 나타난다.
MOSFET(74)는 버스(20)에서 그 드레인 전극(76)에 접속된 전류미러 어셈블리(14)를 통해 흐르는 전류에 의해 활성화 된다. 드레인 전극(76)과 소오스 전극(78)간에 흐르는 전류량은 게이트 전극(80)과 소오스 전극(78)에 존재하는 전압에 의해 제어된다. 상기 게이트-소오스간의 전압 Vgs은 Vgs=Vgs+VT-Vf로 표시될 수 있다. 드레인-소오스간의 방정식 Ids∝μ(Vo-Vf)2에 상기 Vgs를 대입할 경우, MOSFET(74) 드레인-소오스간의 전류는 Ids∝μ(Vo-Vf)2이 된다. 상기 Ids는 또한 I d s = (W/2 L)Cox(Vo-Vf)2×μ로 더욱 완전하게 정의될 수 있다. 상기 두 방정식에서, μ는 MOSFET(74)의 채널에 있어서의 충전 캐리어의 이동도이다. 본 실시예에 있어서 VD는 충전캐리어 이동도의 영향을 받는 온도에 대한 최대 약분을 제공하기 위해 1.25볼트로 선택한다. 따라서 회로(10)의 온도가 상승될때, μ와 Vf는 증가하게 되어 Ids는 변함이 없게 된다는 것을 알 수 있다. 마찬가지로, 회로(10)의 온도가 상승될 때, μ와 Vf는 증가하게 되어 MOSFET(74)는 드레인-소오스간의 전류에도 변함이 없게 된다. 따라서, MOSFET(74)의 드레인-소오스간에 흐르는 전류는 온도보상이 이루어진 것이다.
전류미러 어셈블러(14)는 소오스 전극(84), 드레인 전극(86) 및 게이트 전극(88)을 가진 전류 검지용 P-채널 증가형 MOSFET(84)를 포함한다. 한쌍의 미러 P-채널 증가형 MOSFET(90, 92)는 전류 검지MOSFET(83) 접속된다. 특히, P-채널 MOSFET(90)는 소오스 전극(94), 드레인 전극(86) 및 게이트 전극(98)을 포함한다. 상기 P-채널 MOSFET(90)와 마찬가지로, P-채널 MOSFET(92)도 소오스 전극(100), 드레인 전극(102) 및 게이트 전극(104)을 포함한다. 모든 소오스 전극들(84, 98, 104)은 버스(20)에 의해 활성화 될 수 있도록 버스(20)에 접속된다. 모든 게이트 전극들(88, 98, 104)은 리드(106)에 의해 전류 검지용 MOSFET(83)의 드레인 전극(86)에 병렬로 접속된다.
동작중에는 전류검지용 MOSFET(83)가 n-채널 MOSFET(74)에 흐르는 온도 보상된 전류의 진폭을 검지한다. 따라서, 선형적으로 비례하는 제 1 온도 보상 미러 전류는 MOSFET(90)를 통해 흘러서, 리드(108)에 공급된다. 선형적으로 비례하는 제 2 온도 보상 미러 전류는 MOSFET(92)를 통해 흘러서, 드레인 전극(102)에 접속된 리드(110)에 공급된다. 본 실시예에 있어서, 선형적으로 비례하는 제 2 전류 보상 미러 전류는 온도 비의존성 상수의 캐패시터 충전 전류이다.
방전 전류 미러(112)는 드레인 전극(116), 게이트 전극(118) 및 소오스 전극(120)을 구비한 n-채널 증가형 전류 검지 MOSFET(114)를 포함한다. 드레인 전극(116)은 리드(108)에 접속되어 제 1 온도 보상 미러 전류를 수신한다. 그 전류는 드레인 전극(116)과 소오스 전극(120)을 통해 소오스 전극(120)이 접속된 접지로 흐른다. 리드(122)는 드레인 전극(116)을 공지된 방법에 의해 게이트 전극(118)에 접속시킨다. 다음, n-채널 전류 검지 MOSFET(114)는 리드(108)의 전류를 검지하고 후술되는 바와같이 n-채널 증가형 미러 MOSFET(124)가 방전 전류를 싱크하거나 또는 검지하도록 제어한다. n-채널 미러 MOSFET(124)는 드레인 전극(126), 게이트 전극(128) 및 소오스 전극(130)을 포함한다. 소오스 전극(130)은 접지에 접속된다. 게이트 전극(128)은 검지 MOSFET(114)의 게이트 전극(118) 및 리드 (122)에 접속된다. 방전 전류 미러(112)는 전류 검지(114)의 드레인 전극(116) 및 소오스 전극(120)을 통해 전류의 유속에 선형으로 비례하는 비율로 드로우(drow)되거나 싱크된다. 그 싱크 전류는 계속해서 MOSFET(74)를 통해 흐르는 온도 보상전류에 선형으로 비례한다. 실시예에서 있어서, MOSFET(92)으로부터의 충전 전류 및 MOSFET(124)를 통해 흐르는 방전전류는 그 크기면에서 동등하다. 모든 MOSFET (36), (44), (54), (62), (74), (83), (90), (92), (114) 및 (124)는 포화 영역에서 동작한다.
슈미트 트리거 발진기(16)는 활성화 되기 위하여 리드(110) 및 MOSFET(12 4)의 드레인 전극(126)에 접속된다. 슈미트 트리거 발진기(16)는 드레인 전극(134), 게이트 전극(136) 및 소오스 전극(138)을 구비한 n-채널 증가형 MOSFET(132)로 구성된 제 1 또는 충전 게이트를 포함한다. P-채널 증가형 MOSFET(140)는 n-채널 증가형 MOSFET(134)에 병렬로 접속되며 드레인 전극(142), 게이트 전극(144) 및 소오스 전극(146)을 포함한다. 소오스 전극들(138,146)은 리드(10)에 병렬로 접속되어 조정된 온도 보상 충전 전류를 수신한다. 드레인 전극들(134, 142)은 캐패시터 리드(150)에 접속되고, 상기 캐패시터 리드(150)는 캐패시터 리드(152)에 접속된다. 타이밍 캐패시터(154)는 칩에 설치된 MOS 캐패시터이다. 타이밍 캐패시터(154)는 리드(152)에 접속된 n-채널 MOSFET의 게이트로 구성된다. MOSFET의 소오스 전극과 드레인 전극은 모두 접지에 접속된다. 입력 리드(158)와 출력 리드(160)를 구비한 CMOS 슈미트 트리거 인버터(156)는 그 입력 리드(158)에서 캐패시터 리드(150) 및 (152)의 접속점에 접속되어 캐패시터(154)로부터 전위를 수신한다. 제 1 CMOS인버터(162)는 입력 리드(164)에서 반전 슈미트 트리거(156)의 출력 리드(106)에 접속된다. 또한, CMOS 인버터(162)는 출력 리드(166)을 구비한다. 입력 리드(170)와 출력 리드(172)를 구비한 제 2 CMOS 인버터 (168)는 그의 입력 리드(170)에서 제 1 CMOS 인버터(162)의 출력리드(166)에 접속된다. 귀환리드(174)는 제 1 CMOS 인버터(162)의 출력리드와 P-채널 MOSFET(140)의 게이트 전극(144)에 접속된다.
방전 게이트(180)는 리드(182)에 의해 타이밍 캐패시터(154)에 접속되며, 또한 전류를 타이밍 캐패시터(154)로부터 접지로 싱크시키기 위해 MOSFET(124)의 드레인 전극(126)에 접속된다. 방전 게이트(180)는 실질적으로 충전 게이트(132)와 동등하며, 게이트(186), 소오스 전극(188) 및 드레인 전극(190)을 구비한 n-채널 증가형 MOSFET(184)로 구성된다. 게이트 전극(194), 소오스 전극(186) 및 드레인 전극(198)을 구비한 p-채널 증가형 모드 MOSFET(192)와 상기 MOSFET(184)는 병렬로 접속된다. 소오스 전극들(188, 196)은 미러 n-채널 MOSFET(124)의 드레인 전극(126)에 병렬로 접속된다. 제 1 출력 리드(200)는 제 2 CMOS 인버터(168)의 출력 단자(172)와 n-채널 MOSFET(132)의 게이트 전극(136)에 접속되어 제 2 CMOS 인버터(168)의 출력 전압을 게이트 전극(136)으로 귀환시킨다. 제 2 출력 리드(202)는 또한 출력단자(172)에 접속되어 제 2 CMOS인버터(168)의 출력 전압을 P-채널 MOSFET(192)의 게이트 전극(194)에 귀환시킨다.
동작중에, 일정한 온도 보상 전류는 전류 미러 어셈블리(14)에 의해 충전게이트(130)에 공급된다. 슈미트 트리거 인버터(156)의 출력단자(160)에서의 전압이 높을때, CMOS 인버터(162)의 출력단자(166)에서의 전압은 낮으므로 P-채널 MOSFET(140)을 "온"으로 스위칭하고 n-채널 MOSFET(184)를 "오프"로 스위칭한다. 동시에, CMOS 인버터(168)는 리드(200)와 리드(202)에서 높은 전압을 발생하므로, P-채널 MOSFET(192)를 "오프"로 스위칭하고 n-채널 MOSFET(132)를 "온"으로 스위칭 한다. 즉, 슈미트 트리거 인버터(156)에서 발생된 높은 전압 출력은 충전 게이트(130)가 통전되도록 스위칭 하고 방전 게이트(180)가 비통전 되도록 스위칭하므로, 일정 비율로 타이밍 캐패시터(154)로 흐르는 일정한 온도 보상 전류를 온도와 무관한 비율로 충전시킨다. 슈미트 트리거 인버터(156)가 상태를 변화시키는 두 전위 레벨은 실질적으로 온도와 무관하므로, 슈미트 트리거 인버터(156)는 온도에 상관없이 동일 전압에서 상태를 변화시킨다. 슈미트 트리거 인버터(156)가 낮은 전압을 출력하는 전압으로 타이밍 캐패시터(154)에 충전시킬 경우, 슈미트 트리거 출력(160)은 낮은 상태로 되고, MOSFET들은(132,140)은 "오프"로 스위칭되며 방전 게이트(180)는 "온"으로 스위칭되어 타이밍 캐패시터(154)는 충전되는 것과 같은 비율로 접지에서 방전된다. 방전 게이트(180)가 방전 전류 미러(112)에 접속되므로, 전류 미러(112)는 타이밍 캐패시터(154)가 일정하게 흐르도록 온도 비의존성이 일한 싱크 비율로 유지되며, 따라서 온도 비의존성의 일정한 캐패시터 방전 비율이 제공된다. 타이밍 캐패시터(154)의 전위가 CMOS 슈미트 트리거 인버터(156)의 스위칭 전압 이하로 하강할 때, 그 슈미트 트리거 인버터(156)는 다시 상태를 변화시켜 발진 과정을 반복한다. 따라서, 일정 주기의 구형파 전압이 출력 리드(200,202)에서 발생할 것이다. 일정주기의 구형파 전압은 실질적으로 온도 비의존성의 주기를 갖는다.
따라서, 집적 회로의 온도 보상 CMOS 발진기(10)는 버스(20)에서 VDD전위에의해 활성화 된다. 분압기(22)는 노드(24)에서 온도 안정기준 전압(Vref)을 수신하며, 노드(32)에서 감쇠된 온도 안정전압(Vo)을 생성한다. n-채널 MOSFET(36)는 전압(Vref)에 의해 게이트 전극(38)에서 바이어스되어, 100마이크로 암페아 전류가 소오스-드레인간에 흐른다. MOSFET들(44, 54)은 전류를 미러하고 1마이크로암페아 전류를 n-채널 MOSFET(62)상에 공급한다. n-채널 MOSFET (62)는 소오스 전극(66)에서 전위(Vo)에 바이어스되고 임계전압과 전압(Vo)과의 합과 동일한 바이어스 전압을 생성한다. 바이어스 전압은 n-채널 MOSFET(74)의 게이트 전극(80)에 입력된다. 또한 다이오드(82)의 온도 비의존성 순방향 드롭 전압이 MOSFET(74)를 바이어스하며, MOSFET(74)를 통하는 드레인-소오스간의 전류가 실질적으로 온도 비의존성 전류가 되도록 온도 변화를 보상한다. MOSFET(74)를 통하는 드레인-소오스간의 전류는 온도 비의존성의 일정한 충전 전류 및 방전 전류를 똑같이 생성하도록 전류 미러 어셈블리(14)에 의해 미러된다. 슈미트 트리거 발진기(16)는 충전 전류 및 방전 전류에 의해 구동되어 매우 정확한 타이밍 또는 클록신호로서 사용될 수도 있는 온도 비의존성의 일정주기의 구형파 전압을 발생한다.
단일 집적 회로 다이상에 발진기의 모든 소자들을 지닌 온도 안정 CMOS 발진기가 제공됨으로써, 본 발명의 특정 장점들이 달성된다는 것을 알수 있다. 상기 CMOS 발진 회로에 의해 발생된 구형파 신호는 매우 안정되며 메모리용 클록 신호, 특히 전기적으로 소거 가능한 프로그램머블 리드 온리 메모리용 클록 신호를 발생시키기 위해 사용될 수 있다.
여기서는 본 발명의 특정 실시예만을 기술하고 있지만, 본 기술분야에 숙련된자라면 본 발명의 여러 변경 및 수정이 가능한 것을 이해할 수 있다. 그러나 이러한 모든 변경 및 수정은 본 발명의 범위내에서 해석되어야 한다.

Claims (19)

  1. 반도체 다이위에 모놀리틱 집적회로로서 제조된 온도 보상 금속 절연물 반도체 전류원에 있어서, 정기 에너지를 수신하는 수단(18)과, 온도 안정 기준 전압(Vo)과 임계 전압(VT)을 합산하여 바이어스 전압을 생성하는 수단(62, 42)과, 상기 바이어스 전압과 P-n 반도체 접합부(82)의 온도 의존성 전압(Vf)과의 전위차로 금속 절연물 반도체 전계 효과 트랜지스터(74)를 바이어스하여 상기 금속 절연물 반도체 전계 효과 트랜지스터(74)를 통해 흐르는 온도 비의존성 전류를 생성하는 수단(62,82)을 포함하는 것을 특징으로 하는 온도 보상 금속 절연물 반도체 전류원.
  2. 제 1 항에 있어서, 상기 합산 수단(62, 42)은 온도 안정 기준 전압(Vo)을 수신하여, 상기 임계전압(VT)을 발생하는 제 2 금속 산화물 반도체 전계 효과 트랜지스터(62)를 포함하는 것을 특징으로 하는 온도 보상 금속 절연물 반도체 전류원.
  3. 제 1 항에 있어서, 상기 P-n 반도체 접합부(82)는 상기 금속 절연물 반도체 전계 효과 트랜지스터(74)의 소오스 전극(78)과 접지 사이에 접속되어 금속 절연물 반도체 전계 효과 트랜지스터(74)에서의 온도 변화를 보상하는 온도 의존성 순방향 드롭 전압을 제공하는 쌍극성 다이오드(82)를 포함하는 것을 특징으로하는 온도 보상 금속 절연물 반도체 전류원.
  4. 제 3 항에 있어서, 상기 합산수단(62, 42)은 상기 온도 안정 기준 전압(Vo)에 의해 바이어스 되고, 상기 임계전압(VT)을 생성할 수 있도록 활성화 되는 제 2 금속 절연물 반도체 전계 효과 트랜지스터(62)를 포함하는 것을 특징으로 하는 온도 보상 금속 절연물 반도체 전류원.
  5. 온도 안정 기준 전압(Vo)과 임계 전압(VT)을 합산하여 바이어스 전압을 생성하는 수단(62,42)과, 상기 바이어스 전압을 수신하는 게이트 전극과 P-n 접합부(82)에 접속되며, 상기 금속 산화물 반도체 전계 효과 트랜지스터(74)에서 변화하는 온도를 보상하여 거의 온도 비의존성 전류를 발생하는 온도 의존성 순방향 전압으로 바이어스(Vf)으로 바이어스 되는 소오스 전극을 갖는 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 온도 보상된 상보 금속 산화물 반도체 전류원.
  6. 제 5 항에 있어서, 상기 합산수단(62, 42)은 온도 안정 기준 전압(Vo)을 수신하여 상기 임계 전압(VT)을 생성하는 제 2 금속 산화물 반도체 전계 효과 트랜지스터(62)를 포함하는 것을 특징으로 하는 온도 보상된 상보 금속 산화물 반도체 전류원.
  7. 제 6 항에 있어서, 상기 제 2 금속 산화물 반도체 전계 효과 트랜지스터(62)는 채널 길이보다 10배 작은 채널 폭을 갖고, 드레인 소오스 회로(64, 66)를 갖는 상기 제 2 금속 산화물 반도체 전계 효과 트랜지스터(62)는 상기 바이어스 전압이 상기 임계 전압(VT)과 동일한 전압만큼 상기 온도 안정 기준 전압(Vo)을 초과하도록 소량의 전류에 의해 활성화 되는 것을 특징으로 하는 온도 보상된 상보 금속 산화물 반도체 전류원.
  8. 전기 에너지를 수신하는 수단(18)과, 온도 안정 기준 전압(Vref)을 수신하는 수단(24)과, 상기 온도 안정 기준 전압(Vref)을 감쇠시켜, 감쇠된 온도 안정 전압(Vo)을 생성하는 수단(22)과, 제 1 금속 산화물 반도체 전계 효과 트랜지스터(62)의 임계 전압(VT)에 상기 감쇠된 온도 안정 전압(Vo)을 가산하여 제 1 바이어스 전압을 생성하는 수단(62,42)과, 상기 제 1 바이어스 전압에 의해 바이어스된 게이트 전극(80)과 P-n 접합부(82)양단에 형성된 온도 비의존성 순방향 드롭 전압(Vf)에 의해 바이어스된 소오스 전극(78)과 드레인 전극(76)을 가지며, 상기 드레인 전극(76)과 상기 소오스 전극(78)에 흐르는 온도 비의존성 전류를 발생하는 제 2 금속 산화물 전계효과 트랜지스터(74)를 포함하는 것을 특징으로 하는 온도 보상된 상보 금속 산화물 반도체 전류원.
  9. 반도체 다이위에 단일 집적회로로서 제조된 온도 보상 금속 산화물 반도체 발진기에 있어서, 전기 에너지를 수신하는 수단(18)과, 바이어스 전압을 생성하기 위해 온도 안정 기준 전압(Vo)과 임계 전압(VT)을 합산하는 수단(62,42)과, 바이어스 전압과 P-n 반도체 접합부(82)양단의 온도 의존성 전압(Vf)과의 전위차로 금속 산화물 반도체 전계 효과 트랜지스터(74)를 바이어스하여, 거의 온도 비의존성인 상기 금속 산화물 반도체 전계효과 트랜지스터(74)에 흐르는 전류를 발생하는 바이어싱 수단(62,82)과, 활성화될 온도 비의존성 전류를 수신하는 거의 온도 비의존성 주기를 가진 발진 전기 신호를 생성하는 수단(16)을 포함하는 것을 특징으로 하는 온도 보상 금속 산화물 반도체 발진기.
  10. 제 9 항에 있어서, 상기 합산 수단(62, 42)은 그 소오스 전극(66)에서 상기 온도 안정 기준 전압(Vo)을 수신하여, 그 드레인 전극(64)에서 상기 임계 전압(VT)과 동일한 전압만큼 소오스 전압을 초과하는 전압을 생성하는 제 2 금속 산화물 반도체 전계 효과 트랜지스터(62)를 포함하는 것을 특징으로 하는 온도 보상 금속 산화물 반도체 발진기.
  11. 제 10 항에 있어서, 상기 P-n 반도체 접합부(82)는 접지 전위의 소오스 및 상기 제 1 금속 산화물 반도체 전계 효과 트랜지스터(74)의 소오스 전극(78)사이에 접속된 양방향 다이오드(82)를 포함하는 것을 특징으로 하는 온도 보상 금속 산화물 반도체 발진기.
  12. 온도 안정 기준 전압(Vo)과 임계 전압(VT)을 합산하여 바이어스 전압을 생성하는 수단(62,42)과, 상기 바이어스 전압을 수신하는 게이트 전극(80)과 온도 의존성 전압(Vf)으로 바이어스될 P-n 접합부(82)에 접속된 소오스 전극(78)을 포함하여, 온도 비의존성 전류를 발생하는 증가형 금속산화물 반도체 전계 효과 트랜지스터(74)와, 거의 온도 비의존성 주기를 갖도록 상기 온도 비의존성 전류에 의해 활성화 되는 발진 전기 신호를 생성하는 주기(16)을 포함하는 것을 특징으로 하는 온도보상된 상보 금속 산화물 반도체 발진기.
  13. 제 12 항에 있어서, 상기 합산수단(62,42)은 그 소오스 전극(66)에서 상기 온도 안정 기준전압(Vo)을 수신하여, 2마이크로 암페아보다 작은 전류에 의해 활성화 되는 제 2 금속 산화물 반도체 전계 효과 트랜지스터(62)를 포함하고, 상기 제 2 금속 산화물 반도체 전계 효과 트랜지스터(62)의 드레인 전극(64)에서 상기 바이어스 전압이 생성되는 것을 특징으로 하는 온도 보상된 상보 금속 산화물 발진기.
  14. 제 13 항에 있어서, 상기 제 2 금속 산화물 반도체 전계 효과 트랜지스터(62)는 그 채널의 길이보다 10배 작은 채널 폭을 갖는 것을 특징으로 하는 온도 보상된 상보 금속 산화물 발진기.
  15. 전기 에너지를 수신하는 수단(18)과, 온도 안정 기준 전압을 수신하는 수단(24)과, 상기 온도 안정 기준 전압신호를 감쇠시켜, 감쇠된 온도 안정 전압(Vo)을 생성하는 수단(22)과, 상기 감쇠된 온도 안정 전압(Vo)을 제 1 금속 산화물 반도체 전계 효과 트랜지스터(62)의 임계 전압(VT)에 가산하여, 제 1 바이어스 전압을 생성하는 수단(62,42)과, 상기 제 1 바이어스 전압에 의해 바이어스된 게이트 전극(80)과 P-n 접합부(82)양단의 온도 의존성 순방향 드롭 전압(Vf)에 의해 바이어스된 상기 소오스 전극(78)을 포함하여, 제 2 금속 산화물 반도체 전계 효과 트랜지스터(74)의 드레인 전극(76)과 소오스 전극(78)에 흐르는 온도 비의존성 전류를 발생하는 제 2 금속 산화물 반도체 전계 효과 트랜지스터(74)와, 상기 온도 안정 전류에 의해 활성화되어 발진 전기 신호의 주기가 거의 온도 비의존성이 되는 상기 발진 전기 신호를 발생하는 수단(16)을 포한하는 것을 특징으로 하는 온도 보상된 상보 금속 산화물 반도체 발진기.
  16. 제 15 항에 있어서, 상기 P-n 접합부(82)는 상기 접지 전위의 소오스와 상기 제 2 금속 산화물 반도체 전계 효과 트랜지스터(74)의 상기 소오스 전극(78)에 접속되어, 상기 온도 의존성 순방향 드롭전압(Vf)이 상기 제 2 금속 산화물 반도체 전계 효과 트랜지스터(74)의 온도 변화를 보상하는 쌍극성 다이오드(82)를 포함하는 것을 특징으로 하는 온도 보상된 상보 금속 산화물 반도체 발진기.
  17. 제 15 항에 있어서, 발진 전기 신호 생성 수단(16)은 상기 캐패시터(154)에 접속된 슈미트 트리거(16)를 포함하여, 온도 안정 전류에 의해 충전되는 캐패시터(54)와 발진기 출력 신호를 제공하는 것을 특징으로 하는 온도 보상된 상보 금속산화물 반도체 발진기.
  18. 온도 안정 기준 전압으로부터 온도 안정기준 전압(Vref)을 수신하고 온도 안정 전압(Vo)을 생성하는 분압기(22)와, 그 게이트 전극(38)에서 상기 온도 안정 기준 전압(Vref)을 수신하는 상기 분압기(22)에 접속되어, 제 1 드레인 전극(40)과 제 1 소오스 전극(41)간에 흐르는 제 1 전류 크기를 제어하는 제 1 금속 산화물 반도체 전계 효과 트랜지스터(36)과, 제 1 전류를 갖는 제 1 금속 산화물 반도체 전계 효과 트랜지스터(36)에 접속되어, 상기 제 2 전류(42)에 비례하는 제 2 전류를 생성하는 제 1 전류 미러(42)와, 제 2 게이트 전극(68), 제 2 소오스 전극(66) 및 제 2 드레인 전극(64)을 갖는데, 상기 제 2 게이트 전극(68)과 제 2 드레인 전극(64)이 서로 결합되어 상기 제 2 전류를 수신하고, 상기 제 2 소오스 전극(66)이 상기 감쇠선 온도 안정전압(Vo)을 수신하는 상기 분압기(22)에 접속되어 상기 제 2 게이트 전극(68)과 제 2 드레인 전극(64)과의 접합부(72)에서 상기 온도 안정 전압(Vo)과 임계 전압(VT)을 합산한 전압크기와 동일한 바이어스 전위를 생성하는데 제 2 금속 산화물 반도체 전계 효과 트랜지스터(62)와, 제 3 게이트 전극(80), 제 3 드레인 전극(76) 및 제 3 소오스 전극(78)을 갖는데, 상기 전극들중 상기 제 3 게이트 전극(80)은 상기 접합부(72)에 접속되어 바이어스 전압을 수신하고, 상기 제 3 드레인 전극(76)은 전류원에 접속되는 제 3 금속 산화물 반도체 전계효과 트랜지스터(74)와, 상기 제 3 금속 산화물 반도체 전계 효과 트랜지스터(74)에서의 온도 변화 특성을 보상할 수 있도록 쌍극성 다이델(82)양단의 온도 의존성 순방향 전압(Vf)으로 상기 제 3 소오스 전극을 바이어스 하는 상기 제 3 소오스 전극(78)에 접속되어, 드레인- 소오스 사이의 온도 비의존성 전류를 생성하기 위해 바이어스 되는 P-n 접합 쌍극성 다이오드(82)와, 상기 일정한 온도 비의존성 전류를 수신하여 상기 전류에 의해 구동되고, 일정한 온도 비의존성 주기를 갖는 슈미트 트리거 발진기(16)를 포함하는 것을 특징으로 하는 클록용 온도 안정 상보 금속산화물 반도체 발진기.
  19. 제 18 항에 있어서, 상기 금속 산화물 반도체 전계 효과 트랜지스터(36, 62, 74) 각각은 증가형 금속 산화물 반도체 전계 효과 트랜지스터인 것을 특징으로 하는 클록용 온도 안정 상보 금속 산화물 반도체 발진기.
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