JP4461430B2 - セルフリフレッシュタイマ回路及びセルフリフレッシュタイマの調整方法 - Google Patents

Description

本発明は、半導体記憶装置の記憶情報を保持するセルフリフレッシュ動作を制御するためのタイマ周期を発生するセルフリフレッシュタイマ回路に関する。

代表的な半導体記憶装置であるＤＲＡＭは、記憶情報を保持するために所定の間隔でセルフリフレッシュを実行する。通常、セルフリフレッシュ動作は周期的に実行されるため、ＤＲＡＭにはセルフリフレッシュ動作のタイミングを制御するタイマ周期を発生するセルフリフレッシュタイマ回路が内蔵されている。一般に、セルフリフレッシュ時にタイマ周期が長くなるほど、ＤＲＡＭの消費電流は減少する。例えば、モバイル用途のＤＲＡＭなどでは待機時における低消費電力化への要望が強いので、できるだけ長いタイマ周期を用いてセルフリフレッシュを実行することが望ましい。

一方、ＤＲＡＭのメモリセルの情報保持時間は温度依存性があり、温度上昇に伴いそのべき乗で情報保持時間が減少することが知られている。そのため、室温で適正な情報保持時間を確保できるように所定のタイマ周期を設定したとしても、高温環境下ではタイマ周期が情報保持時間を超えて不適切なリフレッシュ動作になることも想定される。このような問題を踏まえて、温度に応じてタイマ周期を制御する種々の方式が提案されている。例えば、非特許文献１に開示された方式は、半導体記憶装置の温度計測手段を設け、計測された温度に従って段階的にタイマ周期を切り替えるように構成されている。また例えば、特許文献１に開示された方式は、温度のべき乗で特性が変化するダイオードを用い、その温度特性を適切に制御することによりタイマ周期を情報保持時間に適合させて調整できるように構成されている。
"A Low-Power 256-Mb SDRAM With an On-Chip Thermometer and Biased Reference Line Sensing Scheme",IEEE Journal of Solid-State Circuits,Vol.38,No.2,February 2003 特開２００２−１１７６７１

しかしながら、非特許文献１に開示された方式によれば、タイマ周期を温度に対して段階的に切り替える際、その切り替え温度点においてはタイマ周期が急激に変化する。例えば、図１５に示すように、切り替え温度点Ｔｐ１、Ｔｐ２、Ｔｐ３において階段状にタイマ周期を切り替える際、メモリセルの情報保持時間の温度特性Ｃｍを超えない温度特性に従って制御を行う。このとき、情報保持時間の直線状の温度特性Ｃｍを階段状の波形で近似させるので、特に切り替え温度点が少なくなるほど、その近傍でタイマ周期が情報保持時間から乖離して短くなる結果、消費電流を十分に低減できないという問題となる。一方、このような問題を回避するには、多数の切り替え温度点を設定して多段階の波形でタイマ周期を制御すればよいが、この場合は切り替えるべきタイマ周期を設定するためのスイッチ回路、プログラム用デコーダ、ヒューズ等の構成要素が増加し、レイアウト面積の増大を招くことになる。

また、特許文献１に開示された方式によれば、タイマ周期の温度特性をきめ細かく制御するためには、直列接続された複数のダイオードを設ける必要がある。しかし、ダイオードの順方向降下電圧が０．６Ｖ程度あることを考えると、ダイオードの接続数は電源電圧に制約される。例えば、動作電圧が１．５Ｖまで低下すると、直列接続可能なダイオードは２個に限られるので、タイマ周期のきめ細かい制御に支障を来たす。このように複数のダイオードを直列接続する構成は、ＤＲＡＭの低電圧化を考えると好ましくない。

そこで、本発明はこれらの問題を解決するためになされたものであり、滑らかな温度特性でタイマ周期を制御して情報保持時間に対する最適化が可能で、タイマ周期の周期を切り替えるための多数の構成要素を設ける必要がないためレイアウト面積の増大を回避でき、低電力動作であってもきめ細かくタイマ周期を制御することが可能なセルフリフレッシュタイマ回路を提供することを目的とする。

上記課題を解決するために、本発明のセルフリフレッシュタイマ回路は、半導体記憶装置のセルフリフレッシュ動作の制御に用いるタイマ周期を発生するセルフリフレッシュタイマ回路であって、ダイオード特性に基づく温度依存性が付与された電圧を出力する温度依存電圧源と、ダイオード特性を有する温度検知素子に前記温度依存電圧源の出力電圧を印加し、前記温度検知素子に流れる電流に比例する大きさの制御電流を発生する制御電流発生手段と、前記制御電流の大きさに反比例すると共に連続的に変化するタイマ周期を発生するタイマ周期発生手段と、を備え、前記タイマ周期の温度特性における温度べき乗係数を調整する第１の調整手段と、前記タイマ周期の温度特性における対数レベルを調整する第２の調整手段と、を含む調整手段をさらに備えることを特徴とする。

このように構成された本発明によれば、セルフリフレッシュ動作時の情報保持時間の温度特性を近似するためダイオード特性に着目し、温度に対して連続的かつ指数関数的に変化するダイオード電流を利用してタイマ周期の温度特性を制御する。まず、ダイオード特性に基づく温度依存性が付与された電圧を出力し、その出力電圧をダイオードのアノード・カソード間あるいはダイオード接続されたバイポーラトランジスタのエミッタ・ベース間に印加する。その際に流れる電流に基づき制御電流を発生し、その大きさに反比例するタイマ周期を発生させる。これにより、パラメータの調整によって情報保持時間の温度特性に適合する温度特性が付与されたタイマ周期を容易に得ることができ、周囲温度が変化する状況下で常に最適なリフレッシュ周期でセルフリフレッシュを行うことが可能となる。この場合、タイマ周期を不連続に切り替える構成要素や直列接続された複数のダイオードは不要であるため、レイアウト面積を増大させることなく低電力動作に適合した半導体記憶装置を実現することができる。

また、本発明のセルフリフレッシュタイマ回路において、前記第１の調整手段は、前記温度依存電圧源の出力電圧レベルを変更して前記温度べき乗係数を調整し、前記第２の調整手段は、前記制御電流の大きさを変更して前記対数レベルを調整することを特徴とする。

また、本発明のセルフリフレッシュタイマ回路において、前記第１の調整手段は、予め設定された複数の異なる前記出力電圧レベルの中から所定の出力電圧レベルを選択可能に構成され、前記第２の調整手段は、予め設定された複数の異なる前記制御電流の大きさの中から所定の制御電流の大きさを選択可能に構成されることを特徴とする。

また、本発明のセルフリフレッシュタイマ回路において、前記調整手段は、予め設定された高温測定点において前記タイマ周期が一致するように、前記出力電圧レベル及び前記制御電流の大きさを変更可能であることを特徴とする。

また、本発明のセルフリフレッシュタイマ回路において、前記制御電流発生手段は、ミラー比を切り替え可能なカレントミラーを介して前記温度検知素子に流れる電流を伝達することにより前記制御電流を発生し、前記第２の調整手段は、前記ミラー比の切り替え制御に応じて前記制御電流の大きさを変更することを特徴とする。

また、本発明のセルフリフレッシュタイマ回路において、前記温度依存電圧源は、抵抗の分圧比を切り替え可能な分圧回路を介して電圧を出力し、前記第１の調整手段は、前記分圧比の切り替え制御に応じて前記出力電圧レベルを変更することを特徴とする。

以上のように本発明の調整手段により、タイマ周期の所望の温度特性を容易に調整することができる。メモリセルの情報保持時間は、温度のべき乗で変化するので対数グラフ上で直線の温度特性で表される。そして、第１の調整手段により、温度べき乗係数に対応する温度依存性（直線の傾き）を調整し、第２の調整手段により、対数レベル（絶対値）を調整するので、自在に温度特性を制御できる。また、高温測定点でタイマ周期が一致するように調整を行えば温度依存性と絶対値を独立に調整でき所望の温度特性を迅速に得ることができる。さらに、タイマ周期の調整時には、温度依存電圧源の出力電圧レベルと制御電流の大きさをそれぞれ調整すればよいので、きめ細かく効率的な調整が可能となる。

また、本発明のセルフリフレッシュタイマ回路において、前記制御電流発生手段は、所定の温度以下において前記制御電流を一定の大きさに保持するように負帰還をかける帰還回路を有することを特徴とする。

また、本発明のセルフリフレッシュタイマ回路において、前記制御電流発生手段は、前記帰還回路の負帰還の大きさを制御して前記所定の温度を変更可能に構成されることを特徴とする。

また、本発明のセルフリフレッシュタイマ回路において、前記制御電流発生手段は、通常動作が設定されている場合は前記帰還回路を動作させ、テスト動作が設定されている場合は前記帰還回路の動作を停止させることを特徴とする。

以上のような本発明の帰還回路の作用により、情報保持時間の温度特性に対応させるべく低温で制御電流を減少させる際には発振動作が不安定になる恐れがあるので、それを回避するために一定の制御電流を確保することができる。この場合、所定温度以上で消費電流の低減が確保できれば、低温下では極端な消費電流の低減は不要であることも多いので、使用形態に適合するタイマ周期を確保しつつ動作の信頼性を高めることができる。

上記課題を解決するために、本発明のセルフリフレッシュタイマの調整方法は、ダイオード特性に基づく温度依存性が付与された電圧を出力し、ダイオード特性を有する温度検知素子に前記温度依存電圧源の出力電圧を印加し、前記温度検知素子に流れる電流に比例する大きさの制御電流を発生し、前記制御電流の大きさに反比例すると共に連続的に変化するタイマ周期を発生し、前記タイマ周期の温度特性における温度べき乗係数を調整する第１の調整工程と前記タイマ周期の温度特性における対数レベルを調整する第２の調整工程とを含むことを特徴とする。
また、本発明の調整方法において、前記タイマ周期の温度特性における前記温度べき乗係数及び前記対数レベルをそれぞれ調整して得られる温度特性の中から、予め設定された高温測定点において前記タイマ周期が一致する所望の温度特性を選択可能であることを特徴とする。

また、本発明のセルフリフレッシュタイマ周期調整方法において、前記高温測定点において前記タイマ周期が一致する温度特性の中から、予め設定された低温測定点において前記温度べき乗係数と前記対数レベルの一方又は双方を調整して所望の温度特性を選択可能であることを特徴とする。

また、本発明のセルフリフレッシュタイマ周期調整方法において、前記所望の温度特性における前記タイマ周期は、メモリセルの情報保持時間により規定される温度特性を下回るように調整可能であることを特徴とする。

本発明によれば、ダイオード特性に基づく温度依存性が付与された電圧とダイオード特性を有する温度検知素子を用いて制御電流を発生し、制御電流に反比例するタイマ周期を発生するようにしたので、温度に対して連続的かつ指数関数的に変化するタイマ周期を発生することができる。このとき、タイマ周期の温度特性における温度べき乗係数と対数レベルを自在に調整できるので、メモリセルの情報保持時間に適合する温度特性が付与されたタイマ周期を容易に得られ、周囲温度が変化する状況下で常に最適なリフレッシュ周期を用いたセルフリフレッシュを実行可能となる。また、本発明においては、タイマ周期を不連続に切り替える構成要素や直列接続された複数のダイオードを設ける必要がないため、レイアウト面積を増大させることなく低電力動作に適合した半導体記憶装置を実現可能となる。

以下、本発明の実施形態について図面を参照しながら説明する。ここでは、本発明のセルフリフレッシュタイマ回路についての２つの形態（第１実施形態及び第２実施形態）をそれぞれ説明するものとする。

（第１実施形態）

第１実施形態のセルフリフレッシュタイマ回路の基本的な構成と機能について、図１及び図２を用いて説明する。図１は、第１実施形態のセルフリフレッシュタイマ回路１をＤＲＡＭ等の半導体記憶装置に対して適用する場合の要部構成を示すブロック図である。図１においては、多数のメモリセルから構成されるメモリアレイ２の記憶情報を保持するためのセルフリフレッシュ動作を実行する際に必要な構成を示している。リフレッシュ制御部３は、メモリアレイ２に対するセルフリフレッシュ動作を制御する。その際、セルフレッシュタイマ回路１から出力されるタイマ周期信号に基づいて、セルフリフレッシュを実行するタイミングを判別する。セルフリフレッシュの実行時には、セルフリフレッシュ制御部３により指定される行アドレスに対応するワード線がワード線制御回路４により選択され、メモリアレイ２の選択ワード線上の各メモリセルがリフレッシュされる。また、コマンドデコーダ５は、セルフリフレッシュ動作の開始又は停止を含む各種コマンドを解析し、解析結果をリフレッシュ制御部３とワード線制御回路４に伝送する。

次に図２は、第１実施形態のセルフリフレッシュタイマ回路１の機能ブロック図である。図２に示すセルフリフレッシュタイマ回路１は、バイアス電流回路１１と、温度依存電圧源１２と、温度検知ダイオード１３ａと電流源１３ｂからなる制御電流発生回路１３と、電流制御発振回路１４と、分周回路１５とを含んで構成されている。

以上の構成において、温度依存電圧源１２は、出力レベルが温度に反比例して変化するような温度依存性を有する電圧Ｖを出力する電圧源である。温度依存電圧源１２における温度依存性の度合は、制御信号Ｓ１に基づいて調整することができる。制御電流発生回路１３では、本発明の温度検知素子としての温度検知ダイオード１３ａに温度依存電圧源１２から出力された電圧Ｖが印加される。これにより、温度検知ダイオード１３ａにはダイオード特性に基づく電流Ｉが流れ、電流源１３ｂにて電流Ｉに比例する大きさの制御電流Ｉ’を発生して出力する。制御電流発生回路１３における電流Ｉと制御電流Ｉ’の比例係数は、制御信号Ｓ２に基づいて調整することができる。一方、バイアス電流回路１１は、温度依存電圧源１２及び制御電流発生回路１３に対し、基準となるバイアス電流を供給する定電流源である。

電流制御発振回路１４は、制御電流発生回路１３から出力された制御電流Ｉ’の大きさに反比例する周期の発振信号を生成する回路である。分周回路１５は、電流制御発振回路１４の発振信号をＮ分周し、Ｎ倍の周期を持つタイマ周期信号を出力する。分周回路１５における分周数Ｎは、セルフリフレッシュ動作における情報保持時間に応じて適切に設定すればよい。これらの電流制御発振回路１４及び分周回路１５により得られたタイマ周期信号に基づきセルフリフレッシュ動作のタイミングを制御することにより、情報保持時間の温度特性を補償し得る最適なタイマ周期を確保することが可能となる。

なお、制御電流発生回路１３は、本発明の制御電流発生手段として機能し、電流制御発振回路１４は、分周回路１５と相まって本発明のタイマ周期発生手段として機能する。

以下、図２のセルフリフレッシュタイマ回路１の各構成要素に関し、より具体的な回路構成を説明する。まず、図３は、バイアス電流回路１１の回路構成の一例を示す図である。図３に示すバイアス電流回路１１には、抵抗ＲＢとＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｎ１０からなる第１の回路と、抵抗ＲＳ、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｐ１０、Ｐ１１、ＮＭＯＳトランジスタＮ１１、Ｎ１２からなる第２の回路が含まれる。第１の回路においては、電源Ｖｄｄが供給されて定電流が流れ、ノードＮＤ１から基準電圧ＶＧＮを出力する。また、第２の回路においては、電源Ｖｄｄが供給されて所定の電流Ｉ０が流れ、ノードＮＤ２から基準電圧ＶＢＰを出力するとともに、ノードＮＤ３から基準電圧ＶＢＮを出力する。ここで、電流Ｉ０は、次の（１）式のように表される。

ただし、ｎ：放出係数（通常、シリコンではｎ＝１）
ｋ：ボルツマン定数（1.38×10^-23J／K）
Ｔ：絶対温度（K）
ｑ：電子の電荷（1.60×10^-19℃）
Ｗａ：ＮＭＯＳトランジスタＮ１１のチャネル幅
Ｗｂ：ＮＭＯＳトランジスタＮ１２のチャネル幅

（１）式に示される電流Ｉ０は、ＮＭＯＳトランジスタＮ１１、Ｎ１２、ＰＭＯＳトランジスタＰ１０、Ｐ１１のチャネル幅比と、抵抗ＲＳの抵抗値に依存して変化する。この場合、タイマ周期の温度特性を規定する後述のダイオード電流に比べ、（１）式の電流Ｉ０の温度依存性が十分小さいので、セルフリフレッシュタイマ回路１の動作特性に与える影響は小さくなる。

次に図４は、温度依存電圧源１２の回路構成の一例を示す図である。図４に示す温度依存電圧源１２は、ＰＭＯＳトランジスタＰ２０、Ｐ２１、Ｐ２２、Ｐ２３、ＮＭＯＳトランジスタＮ２０、Ｎ２１、Ｎ２２、バイポーラトランジスタであるＰＮＰトランジスタＱａ、抵抗Ｒ１、Ｒ２からなる。かかる構成において、ＰＭＯＳトランジスタＰ２０は、図３のＰＭＯＳトランジスタＰ１０とカレントミラーを構成し、そのゲートに基準電圧ＶＢＰが印加されている。よって、ＰＮＰトランジスタＱａには、上述の電流Ｉ０がＰＭＯＳトランジスタＰ２０を介して伝達された電流Ｉａが流れる。

ここで、ＰＮＰトランジスタＱａは、ベースとコレクタがグランドに接続されているため、ノードＮＤ４側のアノードからグランド側のカソードに挿入されたダイオードとして動作する。そして、ノードＮＤ４には、ダイオード特性に基づいて、負の温度依存性を持つ電圧Ｖａが発生する。このとき、電圧Ｖａと電流Ｉａの間で以下の関係が成り立つ。

ただし、Ａａ：ＰＮＰトランジスタＱａのエミッタ面積
Ｉｓ：飽和電流

図４に示すように、ノードＮＤ４に生じた電圧Ｖａは、ＮＭＯＳトランジスタＮ２０のゲートに印加される。図４において、ＰＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３及びＮＭＯＳトランジスタＮ２０、Ｎ２１、Ｎ２２は、いわゆる非反転増幅器のボルテージフォロワを構成する。ＮＭＯＳトランジスタＮ２２のゲートに基準電圧ＶＧＮを印加した状態で、ＮＭＯＳトランジスタＮ２１のゲートが接続されるノードＮＤ５には、電圧Ｖａに追随する電圧が生じる。さらに、上記のボルテージフォロワは、ＰＭＯＳトランジスタＰ２３に直列接続された抵抗Ｒ１、Ｒ２と分圧回路を構成し、その分圧比ｒに応じて電圧Ｖａを分圧した電圧Ｖ１をノードＮＤ６に発生する。この電圧Ｖ１は、次のように表される。

ただし、ｒ＝Ｒ２／（Ｒ１＋Ｒ２）

第１実施形態においては、（４）式における抵抗Ｒ１、Ｒ２の分圧比ｒを調整して、温度依存電圧源１２から出力される電圧Ｖ１のレベルを変化させることにより、セルフリフレッシュタイマ回路１のタイマ周期の温度依存性を制御しているが、詳しくは後述する。

次に図５は、制御電流発生回路１３の回路構成の一例を示す図である。図５に示す制御電流発生回路１３は、ＰＭＯＳトランジスタＰ３０〜Ｐ３４、ＮＭＯＳトランジスタＮ３０〜Ｎ３５、ＰＮＰトランジスタＱｂからなる。かかる構成において、ＮＭＯＳトランジスタＮ３０のゲートには、温度依存電圧源１２から出力される電圧Ｖ１が印加されている。ＰＭＯＳトランジスタＰ３０〜Ｐ３２、ＮＭＯＳトランジスタＮ３０〜Ｎ３２は、ボルテージフォロワを構成し、ＮＭＯＳトランジスタＮ３１のゲートが接続されるノードＮＤ７に、電圧Ｖ１に追随する電圧Ｖｂを生じさせる。そして、ＰＮＰトランジスタＱｂは、ベースとコレクタがグランドに接続されてダイオードとして動作し、ノードＮＤ７を経由して電流Ｉｂが流れる。

上記ＰＮＰトランジスタＱｂは、図２の温度検知ダイオード１３ａとしての役割を担う。ここで、ＰＮＰトランジスタＱｂにおける電圧Ｖｂと電流Ｉｂについては、上述の（２）、（３）式と同様、以下の関係が成り立つ。

ただし、Ａｂ：ＰＮＰトランジスタＱｂのエミッタ面積

かかる（５）式によれば、Ｖｂ＝Ｖ１としたときに（３）、（４）式を用いて次の（７）式を導くことができる。

ただし、Ｎ＝Ａｂ／Ａａ（２つのＰＮＰトランジスタのエミッタの面積比）

この（７）式に示されるように、分圧比ｒの調整により電流Ｉｂの温度べき乗係数を変化させることができる。また、ＰＮＰトランジスタＱａ、Ｑｂのエミッタの面積比Ｎを調整して電流Ｉｂの係数を変化させることができる。ここで、対数グラフ上では、温度べき乗係数は温度依存性（傾き）に対応し、電流Ｉｂの係数は、対数レベル（絶対値）に対応する。なお、ＰＭＯＳトランジスタＰ１０（図３）、Ｐ２０（図４）のチャネル幅比により電流Ｉａを調整する場合も、電流Ｉｂの対数レベルを変化させることができる。

図５に示すように、電流Ｉｂが流れるＰＭＯＳトランジスタＰ３２は、ＰＭＯＳトランジスタＰ３３とカレントミラーを構成しているので、上記の電流ＩｂはＰＭＯＳトランジスタＰ３３を介した電流Ｉｃに伝達される。また、ＰＭＯＳトランジスタＰ３３、Ｐ３４もカレントミラーを構成しているので、電流ＩｃがさらにＰＭＯＳトランジスタＰ３４を介して制御電流Ｉｄに伝達される。これらの電流Ｉｃと制御電流Ｉｄは、いずれも上記の電流Ｉｂと比例関係にある。そして、ノードＮＤ８から電圧ＶＯＳＰを出力し、ノードＮＤ９から電圧ＶＯＳＮを出力する。なお、ＮＭＯＳトランジスタＮ３３の役割については後述する。

次に図６は、電流制御発振回路１４の回路構成の一例を示す図である。図６に示す電流制御発振回路１４は、ＰＭＯＳトランジスタＰ４０〜Ｐ５５とＮＭＯＳトランジスタＮ４０〜Ｎ５５からなる。図６に示すように、電源側とグランド側に定電流源を持つ４段のインバータと他の３段のインバータを接続してフィードバックする構成とし、一定周期の発振出力を生成している。電源側の定電流源であるＰＭＯＳトランジスタＰ４２、Ｐ４４、Ｐ４６、Ｐ４８、Ｐ５０の各ゲートには電圧ＶＯＳＰが印加され、図５のＰＭＯＳトランジスタＰ３４とカレントミラーを構成する。また、グランド側の定電流源であるＮＭＯＳトランジスタＮ４３、Ｎ４５、Ｎ４７、Ｎ４９、Ｎ５２の各ゲートには電圧ＶＯＳＮが印加され、図５のＮＭＯＳトランジスタＮ３４とカレントミラーを構成する。

ここで、ＰＭＯＳトランジスタＰ４２、Ｐ４４、Ｐ４６、Ｐ４８、Ｐ５０を同一のチャネル幅とし、ＮＭＯＳトランジスタＮ４３、Ｎ４５、Ｎ４７、Ｎ４９、Ｎ５２も同一のチャネル幅とすることで、各々のインバータには共通の制御電流Ｉｄが流れるものとする。この場合、ＰＭＯＳトランジスタＰ３４、ＮＭＯＳトランジスタＮ３４のサイズの調整に連動して、各々のインバータに流れる制御電流Ｉｄが変化することになる。

電流制御発振回路１４における発振出力の周期は、電源電圧、制御電流Ｉｄの大きさ、各々のインバータのゲート容量に依存して定まる。電源電圧とゲート容量を固定して考えれば、制御電流Ｉｄを可変することにより周期を自在に制御することができる。周期は制御電流Ｉｄに基づく充放電時間に依存するため、周期と制御電流Ｉｄの大きさが反比例する関係にある。よって、例えば、周期を長くするときは制御電流Ｉｄを減少方向に調整し、周期を短くするときは制御電流Ｉｄを増加方向に調整すればよい。図５のＮＭＯＳトランジスタＮ３４のサイズを適切に調整すれば、各々のインバータを流れる制御電流Ｉｄを同時に変更することができる。この場合、ＮＭＯＳトランジスタＮ３４を流れる電流Ｉｃの温度依存性が、そのまま制御電流Ｉｄの温度依存性として伝達され、それがタイマ周期の温度依存性を規定することになる。

図６において、ノードＮＤ１０には制御信号ＯＮが入力され、電流制御発振回路１４の発振動作を制御することができる。また、ノードＮＤ１１からは一定周期の発振出力ＯＵＴが出力される。この発振出力ＯＵＴは、後段の分周回路１５により分周されてタイマ周期信号となる。

次に、第１実施形態のセルフリフレッシュタイマに関し、タイマ周期の温度特性と具体的な調整方法について説明する。図７は、電圧（図４のＶａ、Ｖ１）の温度特性を示す図である。まず、ＰＮＰトランジスタＱａを所定の電流Ｉａが流れた状態で、電圧Ｖａは温度特性Ｃ１に従って変化する。また、温度特性Ｃ１の状態から電流Ｉａを増加させた場合、電圧Ｖａは温度特性Ｃ２に従って変化する。例えば、図３のＰＭＯＳトランジスタＰ１０と、図４のＰＭＯＳトランジスタＰ２０のチャネル幅比ｗ１を変更すれば、異なる温度特性Ｃ１、Ｃ２を自在に設定することができる。このチャネル幅比ｗ１は、カレントミラーにおけるミラー比に対応する。

これらの温度特性Ｃ１、Ｃ２はいずれも負の温度依存性（ログスケールでの傾き）を示し、かつ両者の温度依存性は概ね同様になっている。これは（３）式で表される電圧Ｖａにおいて、飽和電流Ｉｓが強い正の温度依存性を持つことを反映したものである。すなわち、飽和電流Ｉｓは、次の（８）式のように表すことができる。

ただし、Ｔ０：測定温度
Ｅｇ：エネルギーギャップ
ＸＴＩ：飽和電流の温度特性のべき乗係数（通常、シリコンではＸＴＩ＝３）

（８）式において、Ｔ／Ｔ０の項に比べて指数関数の項は温度に対する変化が大きくなるため、飽和電流Ｉｓは温度に対して指数関数的に変化することになる。ここで、（３）式に基づいて次の（９）式が導かれる。

かかる（９）式においては、温度依存性に関してはｌｎ（Ｉｓ）の項が支配的となるため、図７の温度特性Ｃ１、Ｃ２に示すように温度の上昇に伴い電圧Ｖａが減少していく一方で、電流Ｉａの変化に対しては主に絶対値が変化するのみの特性となる。

一方、抵抗Ｒ１、Ｒ２により分圧された電圧Ｖ１（図４）の場合は、温度特性Ｃ１に対しては温度特性Ｃ３が得られ、温度特性Ｃ２に対しては温度特性Ｃ４が得られる。それぞれ、電圧Ｖａの温度特性Ｃ１、Ｃ２に比べて温度依存性が小さくなることがわかる。つまり、温度特性Ｃ２、Ｃ４の傾きは緩やかになり、温度変化に対する変化率が減少している。これは、（４）式に示すように、単純にＶ１＝ｒ・Ｖａとなる計算結果を反映したものである。

ここで、第１実施形態においては、温度依存性の異なる温度特性Ｃ３と温度特性Ｃ４は、ともに図７における高温測定点Ｔｘにおいて同一の電圧値Ｖｘで交わっている。高温測定点Ｔｘにおいて、上述の手法で温度依存性を調整する際、例えばＰＭＯＳトランジスタＰ１０とＰＭＯＳトランジスタＰ２０のチャネル幅比ｗ１を適切に調整することで、常に高温測定点Ｔｘ、電圧値Ｖｘの交点が変動しない状態を保つことが可能である。

次に図８は、電流制御発振回路１４における制御電流Ｉｄの温度特性を示す図である。図８では、縦軸の制御電流Ｉｄをログスケール、横軸の温度をリニアスケールにて示している。上述したように、カレントミラーを介して電流Ｉｂが電流Ｉｃ、制御電流Ｉｄと伝達されていくので、制御電流Ｉｄは、（７）式に示すように温度のべき乗に比例して変化する。よって、図８に示すように、制御電流Ｉｄはログスケールにおいて、ある傾きを持つ直線のグラフで表される。

まず、図８において、所定の条件下で制御電流Ｉｄが温度特性Ｃ５に従って変化する場合、上述のチャネル幅比ｗ１を変更して制御電流Ｉｄを増加させると、絶対値（対数レベル）が大きくなって温度特性Ｃ６に推移する。この温度特性Ｃ６は、温度特性Ｃ５の傾きを保ったままグラフ上の垂直方向への平行移動として現れる。一方、温度特性Ｃ５の状態を基準に上述の方法に従って、高温測定点Ｔｘ及び電流値Ｉｘとの交点を保持するように温度依存性を調整すると、温度特性Ｃ７、Ｃ８のように交点を中心に回転させることができる。

また、図８においては、温度特性Ｃ５の低温の範囲で直線から逸脱した領域Ｃ５ａが示されている。この領域Ｃ５ａは、図５のＮＭＯＳトランジスタＮ３３を設けない場合の動作を反映したものである。すなわち、ＰＮＰトランジスタＱｂの低温時における固有の動作として、電流Ｉｂが所定温度以下で急激に減少する現象がある。かかる現象によりログスケールの温度特性が直線から逸脱することを回避するため、ＮＭＯＳトランジスタＮ３３を流れる補正電流Ｉｓｓを加えることにより、低温側での電流Ｉｂの減少を補正する構成を採用するものである。

ここで、制御電流Ｉｄの温度依存性の調整に際し、傾きが大きい特性になると領域Ｃ５ａにおける制御電流Ｉｄの減少分が大きくなるため、補正電流Ｉｓｓを大きくする必要がある。そのため、ＮＭＯＳトランジスタＮ３３のサイズを可変に構成し、電流の温度依存性の調整に連動してチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大きくすることにより、補正電流Ｉｓｓを大きくすればよい。

以上から、第１実施形態の構成において、タイマ周期の温度特性を調整する際には、
（１）ＰＭＯＳトランジスタＰ１０、Ｐ２０のチャネル幅比ｗ１（ミラー比）
（２）抵抗Ｒ１、Ｒ２による分圧比ｒ
（３）ＮＭＯＳトランジスタＮ３３のサイズの比Ｗ／Ｌ
の３項目を同時に調整する必要がある。

次に図９は、タイマ周期の温度特性を示す図である。図９では、図８と同様に縦軸のタイマ周期をログスケール、横軸の温度をリニアスケールにて示している。タイマ周期と制御電流Ｉｄは既に述べたように反比例する関係にあるので、タイマ周期はログスケールにおいて温度に対して負の傾きを持つ直線のグラフで表される。図８において制御電流Ｉｄの絶対値を調整したときの温度特性Ｃ５、Ｃ６は、図９における温度特性Ｃ９、Ｃ１０に対応している。この場合、高温測定点Ｔｘにおいて制御電流Ｉｄを変更したとき、元の温度特性Ｃ９を基準にグラフ上の垂直方向に平行移動するので、例えば温度特性Ｃ１０に推移させることができる。

ここで、図９においては、メモリセルの情報保持時間の温度特性Ｃｍを重ねて示している。最終的にタイマ周期は情報保持時間を超えないように制御する必要があるので、上記の温度特性Ｃ１０が高温測定点Ｔｘにて情報保持時間より若干短いタイマ周期を持つように調整を行う。次いで、温度を変更して低温測定点Ｔｙに移行し、温度特性Ｃ１０を基準として上述の調整項目（１）、（２）、（３）を同時に調整しながら制御電流Ｉｄの温度依存性を変化させる。このとき、上述したように高温測定点Ｔｘにおける交点を保持するように調整を行っておき、低温測定点Ｔｙにて情報保持時間より若干短いタイマ周期に調整すればよい。このように２点の温度測定点における調整を行うことにより、情報保持時間の温度特性Ｃｍを僅かに下方に平行移動した温度特性Ｃ１１が得られ、温度に対してタイマ周期を最適に制御可能なセルフリフレッシュタイマ回路１を実現することができる。

次に、タイマ周期の制御に伴い上述のチャネル幅比ｗ１と分圧比ｒを調整するために必要な切り替え回路の構成例を説明する。図１０（ａ）は、ＮＭＯＳトランジスタのチャネル幅切り替え回路の構成例であり、図１０（ｂ）は、ＰＭＯＳトランジスタのチャネル幅切り替え回路の構成例である。また、図１１は、抵抗Ｒ１、Ｒ２の分圧比切り替え回路の構成例である。

まず、図１０（ａ）のチャネル幅切り替え回路は、ソースとゲートが共通に接続されたｍ個のＮＭＯＳトランジスタｎ（１）〜ｎ（ｍ）と、それらに直列に接続され、かつドレインが共通に接続されたｍ個のＮＭＯＳトランジスタからなる選択スイッチｓ（１）〜ｓ（ｍ）から構成される。ｍ個の選択スイッチｓ（１）〜ｓ（ｍ）のゲートには、それぞれ異なる切替信号が入力され、各々の切替信号のレベルをハイ又はローに切り替え制御することにより、ＮＭＯＳトランジスタｎ（１）〜ｎ（ｍ）のいずれかが選択的にオン状態となる。このとき、ｍ個のＮＭＯＳトランジスタｎ（１）〜ｎ（ｍ）を異なるチャネル幅に設定しておけば、切替信号の選択に応じて所望のチャネル幅を選択可能となる。

また、図１０（ｂ）のチャネル幅切り替え回路は、ソースとゲートが共通に接続されたｍ個のＰＭＯＳトランジスタｐ（１）〜ｐ（ｍ）と、それらに直列に接続され、かつドレインが共通に接続されたｍ個のＮＭＯＳトランジスタからなる選択スイッチｓｓ（１）〜ｓｓ（ｍ）から構成される。そして、図１０（ａ）の場合と同様、ｍ個の選択スイッチｓｓ（１）〜ｓｓ（ｍ）のゲートに入力された異なる切替信号に応じて、ＰＭＯＳトランジスタｐ（１）〜ｐ（ｍ）のいずれかをオン状態とすることで、異なるチャネル幅に設定されたｍ個のＰＭＯＳトランジスタｐ（１）〜ｐ（ｍ）の中から所望のチャネル幅を選択可能となる。

一方、図１１の分圧比切り替え回路は、抵抗Ｒ１＋Ｒ２中にｋ個のタップｔ（１）〜ｔ（ｋ）を設け、各々のタップｔ（１）〜ｔ（ｋ）にＮＭＯＳトランジスタからなる選択スイッチｓｔ（１）〜ｓｔ（ｋ）を接続して構成される。ｋ個の選択スイッチｓｔ（１）〜ｓｔ（ｋ）のゲートには、それぞれ異なる切替信号が入力され、いずれかをハイレベルに切り替え制御することにより、各々のタップｔ（１）〜ｔ（ｋ）の一つを選択的に出力することができる。この場合、入力側から選択タップの位置までの抵抗Ｒ１と、選択タップの位置からグランド側までの抵抗Ｒ２とにより、分圧比ｒが定まることになる。

（第２実施形態）

次に、第２実施形態のセルフリフレッシュタイマ回路１について説明する。この第２実施形態は、第１実施形態と基本的な構成及び動作は共通であるが、タイマ周期の温度に対する制御が異なっている。一般にモバイル用途のＤＲＡＭのセルフリフレッシュに際し、所定温度以上でのみ消費電流の低減が要望される一方、低温側では極端な消費電流の低減が不要であるケースが少なくない。このような場合、図８に示すように低温側でタイマ周期を長くするために電流制御発振回路１４の動作電流を極端に減らすと、動作が不安定になる恐れもある。そこで、第２実施形態では、タイマ周期の温度補償を高温側で行う一方、低温側では一定のタイマ周期を保持して動作の安定化を図る構成を説明する。

第２実施形態のセルフリフレッシュタイマ回路１のうち、バイアス電流回路１１、温度依存電圧源１２、電流制御発振回路１４、分周回路１５の構成については第１実施形態と同様になるので、説明を省略する。第２実施形態においては、制御電流発生回路１３の構成が第１実施形態と異なっている。

図１２は、第２実施形態における制御電流発生回路２０の回路構成の一例を示す図である。図１２に示す制御電流発生回路２０は、第１実施形態の制御電流発生回路１３の各構成要素に、ＰＭＯＳトランジスタＰ６０とＮＭＯＳトランジスタＮ６０、Ｎ６１、Ｎ６２、Ｎ６３からなる帰還回路を付加した構成を備えている。そして、ＰＭＯＳトランジスタＰ６０のゲートには基準電圧ＶＢＰが印加され、バイアス電流回路１１のＰＭＯＳトランジスタＰ１０とカレントミラーを構成している。そして、ＰＭＯＳトランジスタＰ６０には定電流Ｉｅが流れ、ノードＮＤ１２がＮＭＯＳトランジスタＮ６０のゲートに接続されている。

セルフリフレッシュタイマ回路１が低温下で動作する場合、所定の温度を下回って上記の定電流Ｉｅが減少したとき、ＮＭＯＳトランジスタＮ６０のゲート電位が上昇してオン状態になる。このとき、ＮＭＯＳトランジスタＮ６２、Ｎ６０、Ｎ６１を介してノードＮＤ７から引き抜き電流が流れることにより、その分だけＰＭＯＳトランジスタＰ３２を流れる電流が増加する。すると、ＰＭＯＳトランジスタＰ３２とカレントミラーを構成するＰＭＯＳトランジスタＰ３３を流れる電流も増加するので、ノードＮＤ９を介してＮＭＯＳトランジスタＮ６３のゲート電位が上昇する。これにより、ＮＭＯＳトランジスタＮ６３を流れる電流が増加するので、ＮＭＯＳトランジスタＮ６０のゲート電位が低下し、上述の引き抜き電流が減少する。このような変化が帰還ループに生じることで、ＮＭＯＳトランジスタＮ６３に定電流Ｉｅが流れた状態で釣り合う。そして、ＮＭＯＳトランジスタＮ６３とカレントミラーを構成するＮＭＯＳトランジスタＮ３４には定電流Ｉｅに比例する一定の電流Ｉｃが流れる。その結果、制御電流Ｉｄも定電流Ｉｅに比例することになる。このとき、低温時に流れる一定の制御電流Ｉｄの大きさは、ＭＭＯＳトランジスタＮ６３、Ｎ３４のチャネル幅に応じて調整することができる。ＮＭＯＳトランジスタＮ６３、Ｎ３４、Ｎ３５のチャネル幅をそれぞれＷｘ、Ｗｙ、Ｗｚと表すと、制御電流Ｉｄは次の（１０）式で表される。

よって、ＮＭＯＳトランジスタＮ３５に対するＮＭＯＳトランジスタＮ６３のチャネル幅比に応じて、低温において制御電流Ｉｄが一定となる電流値を調整することができる。一方、所定の温度を越えた高温環境下では、ＰＮＰトランジスタＱｂの電流Ｉｂが増加するため電流Ｉｃも増加し、それによりＮＭＯＳトランジスタＮ６３のゲート電位が上昇する。このときＮＭＯＳトランジスタＮ６３にて定電流Ｉｅより大きい電流を流すことができれば、ＮＭＯＳトランジスタＮ６０は、ゲート電位がそのしきい値以下に低化して遮断状態となり、ノードＮＤ７からの引き抜き電流は流れなくなる。このように、上記の帰還回路により、低温では負帰還による引き抜き電流を流して一定の制御電流Ｉｄを保つ一方、高温では自動的に負帰還による引き抜き電流を止めるように制御可能となる。

なお、図１２において、ＮＭＯＳトランジスタＮ６２のゲートにテスト信号ＴＥが印加されている。これにより、通常動作時は上記のＮＭＯＳトランジスタＮ６２をオン状態として帰還回路を動作させる一方、テスト動作時はＮＭＯＳトランジスタＮ６２をオフ状態として帰還回路の動作を停止させることができる。

ここで、図１３は、第２実施形態の電流制御発振回路２０における制御電流Ｉｄの温度特性を示す図であり、第１実施形態の図８に対応する図である。図１３においては、制御電流Ｉｄについて所定の絶対値と所定の温度依存性が調整された状態で、ＮＭＯＳトランジスタＮ６３、Ｎ３４のチャネル幅比ｗ２を変更した場合の特性変化を示している。図１３に示す３つの温度特性Ｃ２１、Ｃ２２、Ｃ２３は、この順でチャネル幅比ｗ２を大きくした場合の制御電流Ｉｄの特性変化を示している。

図１３に示すように、各温度特性Ｃ２１、Ｃ２２、Ｃ２３において、それぞれ所定の温度Ｔ１、Ｔ２、Ｔ３以上の範囲では同様の温度依存性に従って変化する。一方、各温度特性Ｃ２１、Ｃ２２、Ｃ２３において、所定の温度Ｔ１、Ｔ２、Ｔ３以下の範囲で、それぞれ一定の制御電流が保持される。なお、これらの温度特性Ｃ２１、Ｃ２２、Ｃ２３のいずれも、テスト信号ＴＥをハイレベルとした通常動作時のものである。また、図１３においては、テスト信号ＴＥをローレベルとしてテスト動作に移行したときの変化を点線にて示している。このようにテスト動作の場合は、第１実施形態の図８と同様の特性変化になる。

また、図１４は、第２実施形態のタイマ周期の温度特性を示す図であり、第１実施形態の図９に対応する図である。図１４における温度特性Ｃ２４、Ｃ２５、Ｃ２６は、それぞれ図１３の温度特性Ｃ２１、Ｃ２２、Ｃ２３に対応するものである。これらの温度特性Ｃ２４、Ｃ２５、Ｃ２６においては、それぞれ所定の温度Ｔ１、Ｔ２、Ｔ３以下ではタイマ周期がそれ以上長くならずに所定周期が保持されることがわかる。一方、テスト動作の場合は、点線で示すように第１実施形態の図９と同様の変化になる。

以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態では、ダイオード接続された２つのＰＮＰトランジスタＱａ、Ｑｂを設けてタイマ周期の温度補償を行う構成を説明したが、かかる構成に限られることなく本発明の適用が可能である。すなわち、ダイオード特性に基づく温度依存性が付与された温度依存電圧源１２を用い、さらには制御電流発生回路１３のＰＮＰトランジスタＱｂは、ダイオード特性を持つ他の温度検知素子に置き換えて構成してもよい。また、タイマ周期の温度特性は、製造工程において温度べき乗係数、対数レベルを調整する場合のほか、予め設計条件で規定しておく場合であっても本発明の適用が可能である。

第１実施形態のセルフリフレッシュタイマ回路を半導体記憶装置に対して適用する場合の要部構成を示すブロック図である。 第１実施形態のセルフリフレッシュタイマ回路の機能ブロック図である。 バイアス電流回路の回路構成の一例を示す図である。 温度依存電圧源の回路構成の一例を示す図である。 第１実施形態の制御電流発生回路の回路構成の一例を示す図である。 電流制御発振回路の回路構成の一例を示す図である。 電圧（Ｖａ、Ｖ１）の温度特性を示す図である。 第１実施形態の電流制御発振回路における制御電流の温度特性を示す図である。 第１実施形態のタイマ周期の温度特性を示す図である。 ＮＭＯＳ及びＰＭＯＳトランジスタのチャネル幅切り替え回路の構成例である。 抵抗の分圧比切り替え回路の構成例である。 第２実施形態の制御電流発生回路の回路構成の一例を示す図である。 第２実施形態の電流制御発振回路における制御電流の温度特性を示す図である。 第２実施形態のタイマ周期の温度特性を示す図である。 従来の構成におけるタイマ周期の温度特性を示す図である。

符号の説明

１…セルフリフレッシュタイマ回路
２…メモリアレイ
３…リフレッシュ制御部
４…ワード線制御回路
５…コマンドデコーダ
１１…バイアス電流回路
１２…温度依存電圧源
１３、２０…制御電流発生回路
１３ａ…温度検知ダイオード
１３ｂ…電流源
１４…電流制御発振回路
１５…分周回路
Ｐ１０、Ｐ１１、Ｐ２０〜Ｐ２３、Ｐ３０〜Ｐ３４、Ｐ４０〜Ｐ５５、Ｐ６０…ＰＭＯＳトランジスタ
Ｎ１０〜Ｎ１２、Ｎ２０〜Ｎ２２、Ｎ３０〜Ｎ３５、Ｎ４０〜Ｎ５５、Ｎ６０〜Ｎ６３…ＮＭＯＳトランジスタ
Ｑａ、Ｑｂ…ＰＮＰトランジスタ
ＲＢ、ＲＳ、Ｒ１、Ｒ２…抵抗

Claims (13)

1. 半導体記憶装置のセルフリフレッシュ動作の制御に用いるタイマ周期を発生するセルフリフレッシュタイマ回路であって、
   ダイオード特性に基づく温度依存性が付与された電圧を出力する温度依存電圧源と、
   ダイオード特性を有する温度検知素子に前記温度依存電圧源の出力電圧を印加し、前記温度検知素子に流れる電流に比例する大きさの制御電流を発生する制御電流発生手段と、
   前記制御電流の大きさに反比例すると共に連続的に変化するタイマ周期を発生するタイマ周期発生手段と、
   を備え、
   前記タイマ周期の温度特性における温度べき乗係数を調整する第１の調整手段と、
   前記タイマ周期の温度特性における対数レベルを調整する第２の調整手段と、
   を含む調整手段をさらに備えることを特徴とするセルフリフレッシュタイマ回路。
2. 前記第１の調整手段は、前記温度依存電圧源の出力電圧レベルを変更して前記温度べき乗係数を調整し、前記第２の調整手段は、前記制御電流の大きさを変更して前記対数レベルを調整することを特徴とする請求項１に記載のセルフリフレッシュタイマ回路。
3. 前記第１の調整手段は、予め設定された複数の異なる前記出力電圧レベルの中から所定の出力電圧レベルを選択可能に構成され、前記第２の調整手段は、予め設定された複数の異なる前記制御電流の大きさの中から所定の制御電流の大きさを選択可能に構成されることを特徴とする請求項２に記載のセルフリフレッシュタイマ回路。
4. 前記調整手段は、予め設定された高温測定点において前記タイマ周期が一致するように、前記出力電圧レベル及び前記制御電流の大きさを変更可能であることを特徴とする請求項３に記載のセルフリフレッシュタイマ回路。
5. 前記制御電流発生手段は、ミラー比を切り替え可能なカレントミラーを介して前記温度検知素子に流れる電流を伝達することにより前記制御電流を発生し、
   前記第２の調整手段は、前記ミラー比の切り替え制御に応じて前記制御電流の大きさを変更することを特徴とする請求項３又は４に記載のセルフリフレッシュタイマ回路。
6. 前記温度依存電圧源は、抵抗の分圧比を切り替え可能な分圧回路を介して電圧を出力し、
   前記第１の調整手段は、前記分圧比の切り替え制御に応じて前記出力電圧レベルを変更することを特徴とする請求項３又は４に記載のセルフリフレッシュタイマ回路。
7. 前記制御電流発生手段は、所定の温度以下において前記制御電流を一定の大きさに保持するように負帰還をかける帰還回路を有することを特徴とする請求項１から６のいずれかに記載のセルフリフレッシュタイマ回路。
8. 前記制御電流発生手段は、前記帰還回路の負帰還の大きさを制御して前記所定の温度を変更可能に構成されることを特徴とする請求項７に記載のセルフリフレッシュタイマ回路。
9. 前記制御電流発生手段は、通常動作が設定されている場合は前記帰還回路を動作させ、テスト動作が設定されている場合は前記帰還回路の動作を停止させることを特徴とする請求項７又は８に記載のセルフリフレッシュタイマ回路。
10. ダイオード特性に基づく温度依存性が付与された電圧を出力し、ダイオード特性を有する温度検知素子に前記温度依存電圧源の出力電圧を印加し、前記温度検知素子に流れる電流に比例する大きさの制御電流を発生し、前記制御電流の大きさに反比例すると共に連続的に変化するタイマ周期を発生し、
    前記タイマ周期の温度特性における温度べき乗係数を調整する第１の調整工程と前記タイマ周期の温度特性における対数レベルを調整する第２の調整工程とを含むことを特徴とするセルフリフレッシュタイマの調整方法。
11. 前記タイマ周期の温度特性における前記温度べき乗係数及び前記対数レベルをそれぞれ調整して得られる温度特性の中から、予め設定された高温測定点において前記タイマ周期が一致する所望の温度特性を選択可能であることを特徴とする請求項１０に記載の調整方法。
12. 前記高温測定点において前記タイマ周期が一致する温度特性の中から、予め設定された低温測定点において前記温度べき乗係数と前記対数レベルの一方又は双方を調整して所望の温度特性を選択可能であることを特徴とする請求項１１に記載の調整方法。
13. 前記所望の温度特性における前記タイマ周期は、メモリセルの情報保持時間により規定される温度特性を下回るように調整可能であることを特徴とする請求項１２に記載の調整方法。

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