DE69522313T2

DE69522313T2 - Analoger Fuzzy-Prozessor mit Temperaturkompensation

Info

Publication number: DE69522313T2
Application number: DE69522313T
Authority: DE
Inventors: Dario Bruno; Eleonora Franchi; Nicolo Manaresi; Rinaldo Poluzzi
Original assignee: STMicroelectronics SRL; CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Current assignee: STMicroelectronics SRL; CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Priority date: 1995-04-28
Filing date: 1995-04-28
Publication date: 2002-04-18
Anticipated expiration: 2015-04-29
Also published as: DE69522313D1; EP0740260B1; US5918221A; EP0740260A1

Description

Diese Erfindung betrifft einen Analogprozessor, insbesondere vom Fuzzy-Typ, gemäß dem Oberbegriff des Patentanspruchs 1.
In den zurückliegenden Jahren hat die analoge Verarbeitung von Signalen an Bedeutung gewonnen, insbesondere im Zusammenhang mit neuronalen Netzwerken und der Fuzzy-Logik, und es wurden mit unterschiedlichem Umfang an Erfolg Versuche unternommen, Prozessoren zu implementieren und zu integrieren, die eine derartige Verarbeitung durchführen können.
Von den unterschiedlichen Problemen, die sich bei der Herstellung von Prozessoren ergeben, die eine gute Performanz zeigen und demnach von tatsächlichem kommerziellem Wert sind, ist die Anforderung dahingehend zu nennen, dass die Verarbeitung durch Änderungen der Temperatur und durch Änderungen der Prozessparameter unbeeinflusst bleibt, sowie die Programmierbarkeit des Typs der Verarbeitung, wie sie durch die Werte der Verarbeitungskoeffizienten angegeben ist.
Das erstgenannte Problem wurde beispielsweise angegangen in M. Sasaki und F. Ueno, und zwar in einem Artikel "Eine neue Implementierung eines Fuzzy-Logikcontrollers unter Verwendung eines neuen Betriebs, der Anforderungen entspricht", Proceedings der Dritten IEEE Internationalen Konferenz für Fuzzy-Systeme, Juni 26-29, 1994, Seiten 1676-1681. Die hier vorgeschlagene Lösung basiert auf der Anwendung zweier unabhängiger Referenzsignale, insbesondere eines Stromsignals und eines Spannungssignals. Dies ist nicht einfach in irgendeiner zuverlässigen Weise dann zu implementieren, wenn ein hohes Leistungsvermögen angestrebt wird; weiterhin wird das Problem der Programmierbarkeit nicht angegangen, und zudem auch nicht dasjenige, wie sich Schwankungen der Prozesskoeffizienten kompensieren lassen.
Das letztgenannte Problem wurde beispielsweise angegangen durch J.W. Fattaruso, S. S. Mahant-Shetti und J. Brock Barton in einem Artikel "Ein Fuzzy-Logik-Schlussfolgerungs- Prozessor", IEEE Journal of Solid-State Circuits, Bd. 29, Nr. 4, April 1994. Diese Vorgehensweise umfasst die Anwendung mindestens eines Speichers vom RAM-Typ, in dem mehrere Verarbeitungskoeffizienten durch einen digitalen "Master" Prozess in digitaler Form programmiert sind, sowie zahlreiche Digital/Analog-Umsetzer. Muss ein Prozessor analoge Eingangssignale in analoger Weise zum Ausgeben analoger Signale verarbeiten, so erscheint das Speichern der Koeffizienten in digitaler Form nicht als die natürliche und bequemere Wahl.
Ein technisches Problem dieser Erfindung besteht in der Bereitstellung eines analogen Prozessors zum Durchführen qualitativ hochwertiger Verarbeitungen, die durch Betriebstemperatur und Prozessparameter unbeeinflusst sind, in zuverlässiger Weise mit einer relativ einfachen Schaltung.
Dieses technische Problem lässt sich durch einen Analogprozessor mit den Merkmalen des Patentanspruchs 1 erzielen. Weitere vorteilhafte Aspekte der Erfindung sind in den Unteransprüchen herausgestellt.
Um - wie angeführt - ein unbeeinflusstes Leistungsvermögen zu erzielen, ist der erfindungsgemäße Prozessor im wesentlichen mit Transistoren des MOS-Typs implementiert und integriert, und er hat Spannungseingänge und -ausgänge, und er enthält einen Vorspannabschnitt, der Spannungsvorspannsignale zuführt, von denen mindestens eines im wesentlichen die Kombination einer Spannung proportional zu der Schwellwertspannung der MOS-Transistoren und einer Referenzspannung ist.
Diese Referenzspannung lässt sich ausgehend von einem Referenzpotential erhalten, das gegenüber Temperatur und Prozessparametern stabil ist, beispielsweise der Spannung, die durch einen Generator vom Bandabstandstyp erzeugt wird.
Ein erwähnenswertes Merkmal des Prozessors gemäß der Erfindung besteht in der Linearität von dessen Eingangs/Ausgangscharakteristik relativ zu dieser Referenzspannung. Dies unterstellt, dass es vorteilhaft sein kann, die Referenzspannung durch Teilung zu extrahieren, und zwar ausgehend von einem Signal zum Anzeigen, wie breit der Schwankungsbereich der Eingangssignale sein kann, um hierdurch eine Kompensation oder eine Unabhängigkeit gegenüber Schwankungen in diesem Bereich zu erzielen.
Eine deutlichere Würdigung der Erfindung ergibt sich anhand der folgenden Beschreibung im Zusammenhang mit der beiliegenden Zeichnung; es zeigen:
Fig. 1 die Architektur eines Analogprozessors gemäß der Erfindung;
Fig. 2 die Architektur des Verarbeitungsabschnitts des in Fig. 1 gezeigten Prozessors;
Fig. 3 ein Schaltbild der Schaltung zum Erzielen von Fuzzy-Eigenschaften und der Bewertungsschaltung des Verarbeitungsabschnitts, der in Fig. 2 gezeigt ist;
Fig. 4 ein Schaltbild der Schaltung zum Aufheben der Fuzzy-Eigenschaften des Verarbeitungsabschnitts, der in Fig. 2 gezeigt ist;
Fig. 5 ein Blockschaltbild des Speicherabschnitts des in Fig. 1 gezeigten Prozessors;
Fig. 6 ein Schaltbild des Energiezuführabschnitts für den in Fig. 1 gezeigten Prozessor; und
Fig. 7 ein Schaltbild des Vorspannabschnitts des in Fig. 1 gezeigten Prozessors.
Der Begriff "Koppeln" wird hier nachfolgend zum umfassenden Anzeigen einer direkten Koppelung verwendet, oder einer indirekten Kopplung (d. h., einer, die durch die Zwischenschaltung von Schaltungselementen eingerichtet wird).
In Fig. 1 ist die Architektur des Analogprozessors FUZ vom Fuzzy-Typ so gezeigt, dass sie eine Gruppe AI von analogen Spannungseingängen enthält, sowie eine Gruppe AO von analogen Spannungsausgängen, und diese enthält: einen analogen Verarbeitungsabschnitt PROC, der mit den Eingängen AI und den Ausgängen AO verbunden ist; einen Speicherabschnitt MEM, der mit dem Abschnitt PROC verbunden ist, und zwar zum Übertragen der Programmiersignale PP und der Steuerung für deren Betrieb; und einen Vorspannabschnitt BIAS, der mit dem Abschnitt PROC verbunden ist, zum Übertragen von Vorspannsignalen VG und zum Ermöglichen von dessen Betrieb. Es ist zu erkennen, dass der Abschnitt MEM dann nicht erforderlich ist, wenn keine Programmierbarkeit des Prozessors FUZ angestrebt wird, und dass der Komplexitätsumfang des Abschnitts BIAS mit dem Niveau von dessen erwartetem Leistungsvermögen variiert.
Es ist zu erkennen, dass die Digital-Analog- und Analog- Digital-Umsetzer stromabwärts ausgehenden von dem Prozessor FIZ dann vorgesehen werden, wenn digitale Signale zu empfangen und zu erzeugen sind.
Der Prozessor FUZ enthält ferner einen Energiezuführabschnitt AL, der mit dem Abschnitt MEM verbunden ist, zum Übertragen von Versorgungssignalen VI für ein selektives Speichern hierin.
Der Prozess FUZ kann ferner einen Spannungsgenerator BG enthalten, insbesondere vom Bandabstandstyp, der mit dem Abschnitt BIAS und dem Abschnitt AL in geeigneter Weise so verbunden ist, dass diese mit einem stabilen Referenzpotential VBG versorgt werden, das durch die Temperatur und den Integrierprozess für den Prozessor unbeeinflusst ist. Alternativ könnte dieses Potential VBG durch eine externe Schaltung des Prozessors FUZ bereitgestellt werden, oder ausgehend von einer Teilung von einem Versorgungspotential VDD extrahiert werden, wie hier nachfolgend deutlicher erläutert wird.
Prozessoren dieses Typs lassen sich vorteilhafter Weise mit Transistoren des MOS-Typs integrieren und implementieren. Es sind kompliziertere Herstellungsverfahren verfügbar, die eine Integration von sowohl MOS als aus BJT Transistoren ermöglichen, so dass derartige Schaltungen auch - sofern erforderlich - Flächentransistoren enthalten können. Ein Hauptvorteil der Integration besteht darin, dass Transistoren jedwedgen Typs einen ähnlichen Leistungsumfang aufweisen können und ihre Charakteristiken durch einen Flächenfaktor bestimmt sind.
Es ist zu erkennen, dass die in Fig. 1 gezeigte Architektur eine universelle ist, die sich auch bei anderen Typen von Analogprozessoren verwenden lässt.
Anhand der Fig. 2 ist in größerem Detail die Architektur des in Fig. 1 gezeigten Abschnitts PROC dargestellt, für das spezifische Beispiel der Gruppe AI, die aus einem ersten und zweiten analogen Spannungseingang besteht, I1 und I2, sowie der Gruppe AO, die aus einer einzigen analogen Spannungsausgabe besteht, OUT.
Ein Fuzzy-Prozessor und insbesondere der analoge Verarbeitungsabschnitt PROC, kann üblicherweise mehrere Regeln (nummeriert mit 0 bis N) verarbeiten, und in jedwedgen Fall mindestens eine Regel. Das in Fig. 2 gezeigte Diagramm zeigt einen horizontalen Schaltungsblock für jede Regel, und aus Gründen der Einfachheit sind lediglich die Blöcke für die erste und die letzte Regel jeweils dargestellt. Diese Blöcke für jede Regel sind miteinander parallel sowohl eingangs- als auch ausgangsweise verbunden. Dort, wo zwei Ausgänge vorgesehen sind, hätte eine erste Gruppe von Blöcken für jede Regel ihre Ausgänge gemeinsam parallel und mit einem ersten der derartigen Ausgänge verbunden, und eine zweite Gruppe der Regelblöcke hätte ihre Ausgänge jeweils parallel und mit dem zweiten dieser Ausgänge verbunden. Demnach wird hier nachfolgend lediglich der Aufbau für lediglich einen Regelblock beschrieben. Wie sich anhand der nachfolgenden Diskussion der Schaltungen erkennen lässt, ist die Ausgangsgröße des Regelblocks ansprechend auf die Schwellwertspannung der MOS-Transistoren, der Vorspannsignale VG, der Temperatur und der Integrationsprzessparameter.
Allgemein ist für jeden Eingang der Gruppe AI eine zugeordnete Schaltung zum Erzielen der Fuzzy-Eigenschaft bzw. Fuzzyfizierschaltung (Engl.: fuzzyfier circuit) MF vorgesehen, die eingangsweise hiermit verbunden ist und zum Ausgeben eines elektrischen Signals wirksam ist, das von dem Wert einer zugeordneten Mitgliedsfunktion des Fuzzy-Typs abhängt. Demnach ist für das bestimmte Beispiel eines einzigen Eingangs eine einzige Schaltung MF für jeden Regelblock vorgesehen.
Die Schaltung MF kann Programmiersignale PP eingeben, die die Form der Mitgliedsfunktion etablieren. Es ist allgemein übliche Praxis, Mitgliedsfunktionen mit Trapezform auszuwählen. In diesem Fall können die Programmierparameter die Stellen der Trapezecken bestimmen.
Die Mitgliedsfunktion ist von einem solchen Typ, dass für jeden Wert des bei der Schaltung MF eingegebenen elektrischen Signals ein einziger Wert des elektrischen Signals von der Schaltung MF ausgegeben wird.
Für jeden Block ist eine Bewertungsschaltung RE vorgesehen, die Eingänge aufweist, die mit den Ausgängen der Regelblockschaltungen MF verbunden sind, und die zum Ausgeben eines elektrischen Signals wirksam ist, das auf den wahren Pegel der zugeordneten Regel gezogen ist.
Schließlich ist für jeden Block eine Schaltung zum Aufheben der Fuzzy-Eigenschaft bzw. eine Entfuzzyfizierschaltung (Engl.: defuzzyfier circuit) OTA vorgesehen, und diese weist einen Steuereingang IG auf, der mit dem Ausgang der Schaltung RE verbunden ist, sowie einen Ausgang O, der mit dem Ausgang OUT verbunden ist. Dieser Entfuzzyfizierer OTA weist einen ersten Signaleingang LS zum Empfangen eines der Programmiersignale PP auf, sowie einen zweiten Signaleingang LD, der mit dessen Ausgang O gekoppelt ist. Das dem Eingang LS zugeführte Signal PP bestimmt die Gewichtung der bewerteten Regel in dem Regelblock relativ zu der Ausgangsgröße.
Die Fig. 2 zeigt schematisch die Tatsache, dass der Vorspannabschnitt BIAS die Vorspannsignale VG insbesondere den Schaltungen MF und RE zuführt.
Die Fig. 3 zeigt ein Schaltbild der Fuzzyfizierschaltung MF und der Bewertungsschaltung RE in Zuordnung zu dem ersten Regelblock.
Die Schaltung MF enthält zwei im wesentlichen identische Differential-Transkonduktorschaltungen (Eng.: differential transconductor circuit), jedoch mit einem Fehlabgleich der Schaltungselementen, die jeweils aus zwei N-Kanal-Eingangs- MOS-Transistoren bestehen, deren Sourceanschlüsse miteinander verbunden sind, sowie mit einem Stromgenerator, deren Steueranschlüsse mit den Differentialeingängen verbunden sind, und derart, dass ein Drainanschluss mit einem Versorgungspotential VDD verbunden ist und der andere Drainanschluss mit dem Ausgang der Transkonduktorschaltung verbunden ist. Der Stromgenerator besteht aus zwei N- Kanaltransistoren mit Hauptleitungspfaden, die in Serie zwischen einem Massepotential GND und den Sourceanschlüssen der Eingangstransistoren verbunden sind. Indem zwei MOS- Transistoren in Serie verbunden sind, lässt sich ein Stromgenerator bereitstellen, der einen sehr hohen Ausgangswiderstandswert aufweist, wenn einer der Transistoren in dem linearen Bereich betrieben wird und der andere in dem Sättigungsbereich betrieben wird.
Der erste Analogeingang I1 ist mit einem ersten Spannungsdifferentialeingang beider Transkonduktorschaltungen verbunden. Die zwei (Engl.: second) Spannungsdifferentialeingänge der Transkonduktorschaltungen empfangen jeweils ein erstes Spannungssignal PP-0 und ein zweites Programmierspannungssignal PP-1 von dem Abschnitt MEM, und der Wert der zwei Programmiersignale bestimmt die horizontale Stelle des Mittelpunkts jeder geneigten Seite des Trapez gemäß der Mitgliedsfunktion. Prinzipiell dient der Abschnitt MEM zum Erzeugen zweier Programmiersignale PP für jede Schaltung MF in dem Prozessor FUZ.
Die Steueranschlüsse der Stromgeneratortransistoren empfangen jeweils ein erstes Vorspannspannungssignal VG-2 und ein zweites Vorspannspannungssignal VG-1 von dem Abschnitt BIAS. Der Wert des ersten Signals VG-1 bestimmt den Strom des Stromgenerators, d. h. den Transkonduktorschaltungs- Vorspannstrom in Zuordnung zu der Höhe des Trapez, während der Wert des zweiten Signals VG-1 so adäquat gewählt sein sollte, dass der zugeordnete Transistor in der Sättigung gehalten wird. Prinzipiell ist es ausreichend, dass der Abschnitt BIAS lediglich zwei Signale VG für alle Schaltungen MF des Prozessors FUZ generiert. Ferner ist dort, wo der Ausgangswiderstandswert kein interessanter Parameter ist, ein einziger MOS-Transistor und demnach ein einziges Signal VG ausreichend. Jedoch lassen sich unterschiedliche Signale VG für unterschiedliche Regelblockschaltungen MF vorsehen, sofern gewünscht.
Die Stromausgangsgrößen der zwei Transkonduktorschaltungen werden miteinander verbunden, sowie mit dem Ausgang der Schaltung MF, und sie werden so ausgewählt, dass sie komplementär zueinander sind, d. h. nicht an der homologen Seite liegen. Demnach ist dann, wenn die Spannung bei dem Eingang I1 niedriger oder höher als die Spannung der beiden Signale PP-0 und PP-1 ist, die Stromausgangsgröße zu der Schaltung MF dieselbe wie der durch den Stromgenerator erzeugte Strom.
Die Fig. 3 zeigt eine zweite Schaltung MF, die identisch zu der ersten ist, verbunden zu dem Eingang I2, unter Eingabe zweier zusätzlicher Programmiersignale PP-3 und PP-4.
Die Ausgangsgrößen der zwei Schaltungen MF werden bei der Schaltung RE eingegeben.
Die Schaltung RE enthält im wesentlichen einen Transistor G-0 des MOS-Typs. Bei der in Fig. 3 gezeigten Schaltung ist der Transistor G-0 vom P-Kanaltyp, und sein Source-Anschluss ist mit dem Versorgungspotential VDD verbunden, und sein Drainanschluss ist mit einem Summierknoten SN verbunden. Der Knoten SN ist mit den Schaltungen MF verbunden.
Der Steueranschluss des Transistors G-0 empfängt ein Vorspannungs-Spannungssignal VG-0 von dem Abschnitt BIAS. Der Wert des Signals VG-0 sollte so bestimmt sein, dass der durch den Transistor G-0 bei Sättigung erzeugte Strom geringfügig kleiner als der durch die Stromgeneratoren der Transkonduktorschaltungen der Schaltungen MF erzeugt Strom ist; ein Faktor von 0.8 würde zweifelstfrei zu einem sicheren Sicherheitsabstand führen.
Der Knoten SN ist mit dem Ausgang der Schaltung RE über eine Diode D-0 verbunden, die als unidirektionales Leitungsschaltungselement verwendet wird. Dies lässt sich beispielsweise durch einen diodenverbundenen Transistor des MOS-Typs implementieren. Bei dem Ausgang der Schaltung RE tritt ein Strom auf, der einen Wert ungleich Null gleich demjenigen des durch den Transistor G-0 erzeugten Stroms dann aufweist, wenn alle Ausgangsströme der Schaltung MF den Wert Null aufweisen, d. h. alle Bedingungen für die Mitgliedschaft erfüllt sind.
Prinzipiell ist es für den Abschnitt BIAS ausreichend, lediglich ein Signal VG-0 für alle Schaltungen RE des Prozessors FUZ zu erzeugen. Sofern gewünscht, lassen sich jedoch unterschiedliche Signale VG-0 für unterschiedliche Regelblockschaltungen RE bereitstellen.
In Fig. 4 ist ein Schaltbild der Entfuzzyfizierschaltung OTA in Zuordnung zu dem ersten Regelblock gezeigt.
Diese enthält grundlegend einen Transkonduktanz- Operationsverstärker, und sie enthält einen Stromausgang O-0, einen ersten Signalspannungseingang LS-0, einen zweiten Signalspannungseingang LD-0, und einen Steuerstromeingang IG- 0. Der Eingang IG-0 ist mit dem Ausgang der Schaltung RE verbunden, der Eingang LD-0 ist mit dem Ausgang O-0 verbunden, und der Eingang LS-0 empfängt ein Programmiersignal PP-2 von dem Abschnitt MEM. Der Wert des Signals PP-2 bestimmt die Gewichtung von dem in dem Regelblock bewerteten Regel relativ zu der Ausgangsgröße.
Der Transkonduktanz-Operationsverstärker enthält zwei Eingangstransistoren des N-Kanaltyps, die Steueranschlüsse aufweisen, die jeweils mit den Eingängen LS-0 und LD-0 verbunden sind. Diese Transistoren sind mit einer Last verbunden, die aus einem ersten Stromspiegel - verriegelt zu dem Versorgungspotential VDD besteht -, und sie sind durch einen zweiten Stromspiegel vorgespannt, der zu dem Massepotential GND verriegelt ist. Der Ausgang des zweiten Stromspiegels ist dann mit den Eingangstransistoren verbunden, und deren Eingang ist mit dem Eingang IG-0 verbunden.
Gemäß der vorliegenden Ausführungsformen sind sämtliche der mehreren Ausgänge O-0, ..., O-N gemeinsam und mit dem einzigen Ausgang OUT des Prozessors FUZ verbunden. Das sich bei dem Ausgang OUT entwickelnde Potential weist einen derartigen Wert auf, dass die Summe der durch die Schaltungen OTA der zahlreichen Regelblöcke gezogenen und erzeugten Ströme Null ist. Demnach ist es für diesen Ausgang OUT erforderlich, dass er mit einer hochimpedanten Last oder alternativ mit einem zu verwendenden Ausgangspuffer verbunden wird.
Die Fig. 5 zeigt ein Blockschaltbild des Speicherabschnitts MEM.
Dieser Abschnitt MEM enthält mehrere Eingänge zum Empfangen von Versorgungsspannungssignalen, bezeichnet durch VI-0, ..., VI-K, sowie mehrere Ausgänge zum Erzeugen von Programmierspannungssignalen, bezeichnet durch PP-0, ..., PP- L, und sie ist im Zusammenhang mit der in ihr gespeicherte Information zum Zuführen eines der Signal VI zu jedem Ausgang wirksam. Die Zahl der Signale VI und der Signale PP ist ziemlich variabel, und sie hängt von der einzelnen Anwendung ab, und sie beträgt minimal eins.
Der Abschnitt MEM enthält mehrere gesteuerte Schalter SW-00, SW-LK, deren Zahl gleich dem Produkt der Zahl der Signale VI und der Signale PP ist. Diese Schalter werden beispielsweise durch Transistoren des MOS-Typs implementiert. Der Abschnitt MEM enthält ferner zugeordnete mehrere Speicherelemente E-00, ..., E-LK mit Ausgängen, die jeweils mit den Steueranschlüssen der Schalter SW verbunden sind. Gemäß der Darstellung in Fig. 5 sind sowohl die Schaltung SW als auch die Elemente E in einer Matrix mit einer gleichen Zahl von Spalten zu den Eingängen und einer gleichen Zahl von Zeilen zu den Ausgängen angeordnet.
Gemäß den Inhalten der Speicherelemente E, sind einige der Schaltung SW geschlossen und einige geöffnet.
Jeder Schalter ist an einer Seite mit einem Eingang und an einer anderen Seite mit einem Ausgang verbunden, so dass sich dann, wenn er geschlossen ist, das Eingangssignal zu dem Ausgang übertragen lässt. Der geeignete Betrieb erfordert, dass lediglich ein Schalter in jeder Reihe geschlossen ist, wohingehend mehrere Schalter zur gleichen Zeit in einer Spalte geschlossen sein können.
Unter der Annahme von K+1 unterschiedlichen Werten für die Versorgungsspannungssignale VI nehmen die Programmiersignale PP einen der K+1 Werte in Übereinstimmung mit den Inhalten der Elemente E an.
Für die Elemente E wäre es möglich, dass sie einfach Verbindungen entweder zu dem Versorgungspotential VDD oder zu dem Massepotential GND sind.
In noch einfacherer Weise könnte die Gruppe aus einem Schalter SW und einem Element E aus einer direkten Verbindung zwischen einem Eingang und einem Ausgang bestehen. Demnach würde der Abschnitt MEM aus einer ersten Gruppe von Leitern für die Spalten und einer zweiten Gruppe von Leitern für die Zeilen gebildet sein, sowie aus Verbindungskontakten zwischen den Zeilen und Spalten bei Stellen in Abhängigkeit von dem Typ der Verarbeitung, die mit dem Prozessor FUZ angestrebt wird.
Alternativ können die Elemente E Flip-Flops des D-Typs enthalten, die miteinander zumindest zu einem Schieberegister verbunden sind; hierdurch ergibt sich das Speichern der Inhalte in den Elementen E durch eine einfache Steuerschaltung und eine minimal Zahl von Anschlüssen (für den Prozessor) in unmittelbarer Weise. Ein Schieberegister kann für jede Zeile so bereitgestellt sein, dass sich der Wert eines Signals PP bei einem Zeitpunkt modifizieren lässt.
Gemäß einer weiteren Alternative könnten die Elemente E in Form einer Matrix verbundene Speicherzellen sein; auf diese Weise könnte die Schaltungskomplexität der Elemente E abgeschwächt sein, jedoch auf Kosten einer erhöhten Komplexität der Steuerschaltung für die Adressier-, Schreib- und möglicherweise Lesefunktionen sowie einer erhöhten Zahl von Anschlüssen (für den Prozessor).
Ein Kompromiss zwischen den zwei gerade beschriebenen Alternativen besteht in der Anwendung von Speicherzellen, die in Form einer Matrix verbunden sind, sowie einer Adressierschaltung mit einem oder mehreren Zählern derart, dass ein Teil eines Schieberegisters mittels der Matrix simuliert wird.
Die Fig. 6 zeigt ein Schaltbild des Energieversorgungsabschnitts AL.
Dieser Abschnitt AL enthält einen Spannungsteiler, der aus mehreren Widerständen R-0, ..., R-K gebildet ist, die zugeordnete mehrere Zwischenabgriffe aufweisen, von denen sich die Versorgungsspannungssignale VI-0, ..., VI-K ausgeben lassen.
Der Spannungsteiler ist an einer Seite mit dem Massepotential GND und an der anderen Seite mit dem Ausgang eines ersten Stromspiegels verbunden, der zu der Versorgungsspannung VDD verriegelt ist.
Der Eingang des ersten Stromspiegels wird durch den Drainanschluss eines Transistors DR des N-Kanal-MOS-Typs getrieben, dessen Sourceanschluss mit dem Massepotential GND verbunden ist.
Der Abschnitt AL enthält ferner einen Komparator bestehend aus einem zweiten Stromspiegel, der zu der Versorgungsspannung VDD verriegelt ist, und der mit Masse über zwei Eingangstransistoren des N-Kanal-MOS-Typs verbunden ist. Der Steueranschluss eines der beiden Eingangstransistoren empfängt das Referenzspotential VBG, wohingehend der Steueranschluss des anderen mit einem Zwischenabgriff des Teilers verbunden ist, und bei dem in Fig. 6 spezifische gezeigten Beispiel das Versorgungsspannungssignal VI-O empfängt. Ein derartiger Komparator gewährleistet, dass bei einem Betrieb im stetiger Zustand die zugeordneten Potentiale bei seinen zwei Eingängen gleich sind.
Eine Gegenkopplungsschleife wird dann durch Verbinden des Steueranschlusses des Transistors DR mit dem Ausgang des zweiten Stromspiegels des Komparators gebildet, dessen Betrieb demnach nicht durch den geringen Abzug (Engl.: drain) von dem Transistor DR geändert wird.
Ist der Stromabzug bei den Ausgängen des Abschnitts AL vernachlässigbar im Vergleich zu dem Strom, der durch den Teiler fließt (diese Bedingung ist einfach zu erfüllen, da die Last bei derartigen Ausgängen durch die Tastungsströme der MOS-Transistoren gebildet wird), so ist der Strom bei dem Spiegelausgang gegeben durch das Verhältnis des Referenzpotentials VGG zu dem Widerstandswert des Widerstands R-0. Anschließend lassen sich die Werte der Signale VI einfach und relativ stabil berechnen, da sie von einem Widerstandswertverhältnis abhängen; allgemein werden sie gleich beabstandet gegenüber dem Massepotential GND und dem Versorgungspotential VDD ausgewählt.
Die Fig. 7 zeigt ein Schaltbild des Vorspannungsabschnitts BIAS.
Bei dem Abschnitt BIAS erfolgt die Eingabe des Referenzpotentials VBG, und er gibt die Vorspannsignale VG für den Abschnitt PROC aus. Wie in Fig. 7 gezeigt, werden drei Vorspannsignale VG-0, VG-1, VG-2 erzeugt, und der Abschnitt BIAS wird lediglich durch Transistoren des MOS-Typs gebildet.
Der Abschnitt BIAS enthält einen N-Kanal-Transistor N8, der das Potential VBG bei seinem Steueranschluss empfängt, und dessen Sourceanschluss mit dem Massepotential GND verbunden ist und dessen Drainanschluss mit dem Eingang eines ersten Stromspiegels verbunden ist, der aus zwei P-Kanal- Transistoren P9 und P10 gebildet ist und zu dem Potential VDD verriegelt ist. Der Ausgang dieses ersten Stromspiegels ist mit dem Steueranschluss eines N-Kanal-Transistors N6 und mit dem Drainanschluss eines N-Kanal-Transistors N7 verbunden, dessen Sourceanschluss mit dem Potential GND verbunden ist. Der Sourceanschluss des Transistors N6 ist mit dem Steueranschluss des Transistors N7 und dem Sourceanschluss eines P-Kanal-Transistors P8 verbunden, dessen Steuer- und Drainanschluss gemeinsam verbunden sind, sowie mit dem Potential GND, und ein Substratanschluss ist mit dem Sourceanschluss zum Vermeiden jedes Formungseffekts (Engl.: body effect) verbunden. Der Drainanschluss des Transistors N6 ist mit dem Eingang eines zweiten Stromspiegels verbunden, der aus zwei P-Kanal-Transistoren P3 und P4 gebildet ist, und der zu dem Potential VDD verriegelt ist. Der Ausgang dieses zweiten Spiegels ist mit dem Source- und Substratanschluss eines P-Kanal-Transistors P7 verbunden, dessen Drainanschluss mit dem Potential GND verbunden ist. Der Ausgang des zweiten Spiegels ist auch mit dem Steueranschluss eines N-Kanal- Transistors N5 verbunden, dessen Sourceanschluss mit dem Potential GND verbunden ist. Der Steueranschluss des Transistors P7 ist mit den Steueranschlüssen eines N-Kanal- Transistors N4 dessen Sourceanschluss mit dem Potential GND verbunden ist, und eines N-Kanal-Transistors N2, dessen Sourceanschluss mit dem Potential GND verbunden ist, verbunden. Der Drainanschluss des Transistors N5 ist mit dem Eingang eines dritten Stromspiegels mit einem Doppelausgang verbunden, der aus P-Kanal-Transistoren P2, P5, P6 gebildet ist, und zu dem Potential VDD verriegelt ist; ein erster Ausgang dieses dritten Spiegels ist mit dem Drain- und Steueranschluss des Transistors N4 verbunden, und der zweite Ausgang dieses dritten Spiegels ist mit dem Drain- und Steueranschluss eines N-Kanal-Transistors N3 verbunden, dessen Sourceanschluss mit dem Potential GND verbunden ist. Der Steueranschluss des Transistors N3 ist mit dem Steueranschluss eines N-Kanal-Transistors N1 verbunden, dessen Sourceanschluss mit dem Drainanschluss des Transistors N2 verbunden ist. Der Drainanschluss des Transistors N1 ist mit dem Drain- und Steueranschluss eines P-Kanal-Transistors P1 verbunden, dessen Sourceanschluss mit dem Potential VDD verbunden ist.
Die Signale VG-0, VG-1, VG-2 sind dem Potential (in Zuordnung zu dem Potential GND) bei den Steueranschlüssen jeweils der Transistoren P1, N1, N2 zugeordnet.
Das Signal VG-2 bestimmt den Vorspannstrom der Differential- Transkonduktorschaltungen der Schaltungen MF, und es weist einen Wert im wesentlichen gleich zu der Summe einer ersten Spannung proportional zu dem Potential VBG und einer zweiten Spannung proportional zu dem Schwellwert der N-Kanal-MOS- Transistoren auf.
Der Wert des Signals VG-1 ist nicht von großer Bedeutung, vorausgesetzt, er kann unter allen Bedingungen die Transistoren, die er treibt, in ihrem Sättigungsbereich halten.
Relativ unwichtig ist auch der Wert des Signals VG-0; tatsächlich ergibt eine Betrachtung des. Transistors P1 und der Transistoren G-0, ..., G-N der zahlreichen Schaltungen RE, dass diese N Stromspiegel bilden, bei denen allen derselbe Strom eingegeben wird, d. h. der Strom, der durch die zwei Transistoren N1 und N2 fließt. Demnach wird die wichtige Proportionalbeziehung zwischen dem Strom der zwei Differential-Transkonduktorschaltungen der Schaltungen MF und dem Strom des MOS-Transistors in der Schaltung RW dadurch gewährleistet, dass die Signale VG-1 und VG-2 sowohl den Steueranschlüssen der Transistoren N1, N2 als auch den Steueranschlüssen derjengen Transistoren zugeführt werden, die die Stromgeneratoren der Differential- Transkonduktorschaltungen bilden.
Der gerade beschriebene Prozessor FUZ weist eine Eingangs/Ausgangscharakteristik auf, die im Hinblick auf Temperatur und Absolutwertschwankungen der Prozessparameter kompensiert ist, und dies wird unter Verwendung eines einzigen Referenzsignals erreicht, insbesondere dem Referenzpotential VBG.
Intuitiv kann dies dadurch gerechtfertigt werden, dass die Eingänge AI und die Ausgänge AO zum Handhaben von Spannungssignalen angepasst sind; ferner sind auch die Programmiersignale PP und die Vorspannsignale VG ebenso Spannungssignale.
Zudem vereinfacht die Tatsache, dass die Eingänge AI und Ausgänge AO Spannungen handhaben, die Kaskadenverbindung der mehreren Prozessoren.
Die Tatsache, dass das Referenzsignal eine Spannung sein muss, ist ein Vorteil, da sich stabile Potentiale einfacher erzeugen lassen als stabile Ströme.
Es ist zu erkennen, dass es für den Zweck zum Erzielen der Kompensation erforderlich ist, dass die Mitgliedsfunktions- "Durchbruchs"-Punkte (in dem gezeigten Beispiel die Ecken des Trapez) bei festen Punkten des Eingangsbereichs gehalten werden.
Demnach ist ersichtlich, dass bei nicht konstanten Eingangswerten, bei denen die Regeln aktiv werden, Schwankungen bei der Eingangs/Ausgangscharakteristik des Prozessors auftreten müssen.
Zum Erfüllen dieser Bedingungen ist es bei dem gezeigten Beispiel erforderlich, dass der Vorspannstrom für die Transkonduktorschaltungen der Schaltung MF fortlaufend proportional zu dem gemeinsamen Faktor k' der N-Kanal-MOS- Transistoren ist und dass der durch den P-Kanal-MOS- Transistor der Schaltung RE erzeugte Strom fortlaufend proportional zu diesem Vorspannstrom ist, d. h. durch einen konstanten Proportionalitätsfaktor gezogen wird.
Wird dieser Vorspannstrom durch einen Transistor des N-Kanal- MOS-Tys erzeugt, so muss die Spannung VGS dieses Transistors proportional zu der Summe einer Spannung sein, die im Hinblick auf alle Aspekte stabil ist, beispielsweise der Spannung bei dem Ausgang des Bandabstandsgenerators, sowie einer Spannung proportional zu seiner Schwellwertspannung.
Wird eine Programmierbarkeit des Prozessors angestrebt, so ist es ferner erforderlich, dass auch die Programmierspannungssignale gegenüber allen Aspekten dann stabil sind, wenn die Eingangs/Ausgangcharakteristik zu kompensieren ist. Dies lässt sich durch Extrahieren derartiger Signale von dem Ausgang eines Generators vom Bandabstandtyp erzielen.
Ein in hohem Maße interessantes Merkmal dieses Prozessors besteht darin, dass dann, wenn ein Versorgungspotential VDD (das üblicherweise nicht stabil ist) zum Erzeugen der Referenzpotentials VBG verwendet wird und zu einem Spannungsteiler geführt wird (z. B., einen im Hinblick auf das Teilungsverhältnis beständigen mit besonderer Steuerungsfähigkeit und Konstanz), die Eingangs/Ausgangscharakteristik in hohem Maße ihre Form bei variierendem Versorgungspotential beibehalten würde. Dort, wo die Eingangssignale und Ausgangssignale zu dem Versorgungspotential zu ziehen sind, würden die absoluten Schwankungen zu nur Relativschwankungen führen; dies ist tatsächlich keine seltene Begebenheit.
Allgemeiner lässt sich dann, wenn ein Signal bereitgestellt wird, das die Breite des Schwankungsbereichs der Eingangssignale anzeigt und das linear mit diese Breite schwankt, dann dieses Signal zum Erzeugen des Potentials VBG verwenden, das in linearer Weise die "Größe" der Eingangs/Ausgangscharakteristik des Prozessors steuert, und im Ergebnis ebenso die Breite des Schwankungsbereichs der Ausgangssignale. Demnach lässt sich ein Prozessor bereitstellen, der im Hinblick auf derartige Breitenschwankungen kompensiert ist.

Claims

1. Analogprozessor (FUZ), insbesondere vom Fuzzy-Typ, der im wesentlichen mit Transistoren des MOS-Typs integriert und implementiert ist, mindestens einen Spannungseingang (AI) und mindestens einen Spannungsausgang (AO) aufweist, derart, dass der Analogprozessor (FUZ) enthält:

einen Verarbeitungsabschnitt (PROC), der mit dem mindestens einen Eingang (AI) und dem mindestens einen Ausgang (AO) verbunden ist, und angepasst ist zum Verarbeiten von Signalen des analogen Typs, derart, dass das Ergebnis einer derartigen Verarbeitung zumindest abhängt von der Schwellwertspannung der MOS- Transistoren, der Vorspannung des Verarbeitungsabschnitts (PROC), der Temperatur und dem Ingegrationsprozess, und der Verarbeitungsabschnitt (PROC) einen oder mehrere Regelblöcke enthält, jeder Regelblock mit:

mindestens einer Fuzzyfizierschaltung (MF) zum Empfangen von Programmiersignalen (PP) zum Erzielen der Form einer Mitgliedsfunktion, derart, dass die mindestens eine Fuzzyfizierschaltung (MF) mit dem mindestens einen Eingang (AI) gekoppelt ist;

eine Bewertungsschaltung (RE) die mit einem Ausgang der mindestens einen Fuzzyfizierschaltung (MF) verbunden ist, derart, dass die Bewertungsschaltung (RE) einen Summierknoten (mm) enthält, zum Bereitstellen eines Ausgangssignals dann, wenn Bedingungen der Mitgliedschaft erfüllt sind; und

eine Entfuzzyfizierschaltung (OTA), die mit der Ausgang der Bewertungsschaltung (RE) gekoppelt ist, und einen Ausgang aufweist, der mit dem Ausgang des Verarbeitungsabschnitts gekoppelt ist;

einen Programmsignalgenerator (mm), der mit dem Verarbeitungsabschnitt zum Bilden der Programmiersignale (PP) gekoppelt ist; und

einen Vorspannabschnitt (BIAS), der mit dem Verarbeitungsabschnitt (PROC) verbunden ist und zum Bereitstellen der Vorspannung hierfür angepasst ist;

dadurch gekennzeichnet, dass der Verarbeitungsabschnitt (PROC) durch den Vorspannabschnitt (BIAS) über mindestens ein Spannungssignal (VG) vorgespannt ist, und dass der Vorspannabschnitt eine CMOS-Schaltung ist, die eine temperaturstabilisierte Referenz (VBG) akzeptiert und zum Erzeugen des mindestens einen Spannungssignals (VG) strukturiert ist, das im wesentlichen gleich der Summe einer Spannung proportional zu der temperaturstabilisierten Referenzspannung und einer Schwellwertspannung eines der MOS-Transistoren in dem Vorspannabschnitt ist, wodurch der Eingabe/Ausgabebetrieb des Prozessors (FUZ) im wesentlichen unbeeinflusst ist durch die Temperatur und den Integrationsprozess, insoweit sowohl die Vorspannung als auch die Programmiersignale durch Temperatur und Prozess stabilisierte Referenzen bereitgestellt sind.

2. Prozess nach Anspruch 1, dadurch gekennzeichnet, dass der Vorspannabschnitt ein Vorspannspannungssignal (VG-2) für die Verarbeitungsschaltung PROC erzeugt, derart, dass das Vorspannspannungssignal (VG-2) im wesentlichen den Vorspannstrom bei der mindestens einen Fuzzyfizierschaltung bestimmt.

3. Prozessor nach Anspruch 1, dadurch gekennzeichnet, dass der Programmsignalgenerator (MEM) Versorgungsspannungssignale (VI) von einem Energieversorgungsabschnitt (AL) empfängt, das die Versorgungsspannungssignale (VI) ausgehend von der temperaturstabilisierten Spannung (VBG) ableitet, derart, dass der Programmiersignalgenerator (mm) zum Ausgeben der Programmierspannungssignale (PP) angepasst ist, deren Werte von hierin gespeicherter Information abhängen, sowie zum Zuführen der Programmiersignale (PP) zu dem Verarbeitungsabschnitt (PROC).

4. Prozessor nach Anspruch 1, dadurch gekennzeichnet, dass das Referenzpotential (VBG) erhalten wird durch Division ausgehend von einem Signal zum Anzeigen der Breite des Schwankungsbereichs der Eingangs- oder Ausgangssignale, und insbesondere ausgehend von einem Versorgungspotential (VDD).

5. Prozessor nach Anspruch 1, dadurch gekennzeichnet, dass die Entfuzzyfizierschaltung (OTA) im wesentlichen einen Operationsvestärker von Transkonduktanztyp enthält, mit einem Stromausgang, der mit dem Ausgang (O-O) des Analogprozessors (FUZ) verbunden ist, sowie einem ersten Signaleingang (LS-0), der mit einer ersten Programmierpotentialreferenz (PP-2) gekoppelt ist, einem zweiten Signaleingang (LD-0) mit Gegenkopplung zu seinem Ausgang (O-0), und einem Steuereingang (IG-0), der mit dem Ausgang der Bewertungsschaltung (RE) gekoppelt ist.

6. Prozessor nach Anspruch 1, dadurch gekennzeichnet, dass die Bewertungsschaltung (RE) im wesentlichen einen MOS- Transistor (G-0) enthält, dessen Sourceterminal mit entweder einem Versorgungs- (VDD) oder einer Masse- (GND) Potentialdifferenz verbunden ist, dessen Steueranschluss mit dem Steuerabschnitt (BIAS) verbunden ist, und dessen Drainanschluss mit dem Summierknoten (SN) gekoppelt ist, wiederum unter Kopplung mit dem Ausgang der mindestens einen Fuzzyfizierschaltung (MF), und ferner unter Kopplung zu dem Ausgang der Bewertungsschaltung (RE) über ein unidirektionales Leitungsschaltelement (D-0).

7. Prozessor nach Anspruch 1, dadurch gekennzeichnet, dass die Fuzzyfizierschaltung (MF) im wesentlichen zwei Differential-Transkonduktanzschaltungen enthält, die im wesentlichen identisch zueinander sind, mit wechselseitig komplementären Stromausgängen, und jeweils mit einem ersten Signaleingang, einem zweiten Signaleingang, mindestens einem Steuereingang zum Steuern des Schaltungsvorspannstroms, derart, dass die ersten Eingänge miteinander gekoppelt sind, sowie zu dem mindestens einen Eingang (1), die zweiten Eingänge jeweils mit einem zweiten (PP-0) und einem dritten (PP- 1) Programmierpotentialanschluss gekoppelt sind, die Steuereingänge miteinander und mit dem Vorspannabschnitt (BIAS) gekoppelt sind, und die Ausgänge miteinander gekoppelt sind, sowie mit dem Ausgang der Fuzzyfizierschaltung (MF).

8. Prozessor nach Anspruch 1, dadurch gekennzeichnet, dass der Vorspannabschnitt (BIAS) Transistoren des N-Kanal- und des P-Kanal-MOS-Typs enthält, und am Eingang ein Referenzpotential (VBG) empfängt, und das mindestens eine Spannungssignal (VG) ausgibt, dessen Wert im wesentlichen gleich der Summe einer ersten Spannung proportional zu dem Referenzpotential (VBG) und einer zweiten Spannung proportional zu dem Schwellwert der N- Kanal-MOS-Transistoren ist.

9. Prozessor nach Anspruch 1, dadurch gekennzeichnet, dass die Programmierpotentialreferenzen (PP-0, PP-1, PP-2) in dem Programmsignalgenerator (MEM) enthalten sind.