JPH06175854A - ファジィ推論専用命令を内蔵するマイクロコンピュータ - Google Patents
ファジィ推論専用命令を内蔵するマイクロコンピュータInfo
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- JPH06175854A JPH06175854A JP4325132A JP32513292A JPH06175854A JP H06175854 A JPH06175854 A JP H06175854A JP 4325132 A JP4325132 A JP 4325132A JP 32513292 A JP32513292 A JP 32513292A JP H06175854 A JPH06175854 A JP H06175854A
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- G—PHYSICS
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Abstract
(57)【要約】
【目的】マイクロコンピュータにおいてファジィ推論
（Ｍａｘ−Ｍｉｎ）による制御の処理速度を向上させ
る。 【構成】Ｒ１には結果格納領域の開始アドレスを設定
し、Ｒ２には操作量（ΔＵ）適合度データ群を格納して
いる領域の開始アドレスを設定する。Ｒ３には実測地が
ファジィ・ルールにどれだけ適合しているかを示す一致
度を、Ｒ４には処理回数（データ数）を設定する。命令
“ＭＩＮＭＡＸ［Ｒ１］，［Ｒ２］，Ｒ３，Ｒ４”を用
いて、Ｒ２で示されるデータとＲ３内のデータを比較
し、小さい方のデータを選択する。そのデータとＲ１で
示されるデータを比較し、大きい方のデータをＲ１で示
されるメモリ内に書き戻す。Ｒ１，Ｒ２の内容をインク
リメントし、Ｒ４の内容をデクリメントする。これらの
操作をＲ４＝０になるまで繰り返す。従って、１命令で
多くの処理が実行でき、プログラムによるメモリの圧迫
を防ぎプログラム分岐を削減できる。
（Ｍａｘ−Ｍｉｎ）による制御の処理速度を向上させ
る。 【構成】Ｒ１には結果格納領域の開始アドレスを設定
し、Ｒ２には操作量（ΔＵ）適合度データ群を格納して
いる領域の開始アドレスを設定する。Ｒ３には実測地が
ファジィ・ルールにどれだけ適合しているかを示す一致
度を、Ｒ４には処理回数（データ数）を設定する。命令
“ＭＩＮＭＡＸ［Ｒ１］，［Ｒ２］，Ｒ３，Ｒ４”を用
いて、Ｒ２で示されるデータとＲ３内のデータを比較
し、小さい方のデータを選択する。そのデータとＲ１で
示されるデータを比較し、大きい方のデータをＲ１で示
されるメモリ内に書き戻す。Ｒ１，Ｒ２の内容をインク
リメントし、Ｒ４の内容をデクリメントする。これらの
操作をＲ４＝０になるまで繰り返す。従って、１命令で
多くの処理が実行でき、プログラムによるメモリの圧迫
を防ぎプログラム分岐を削減できる。
Description
【０００１】
【産業上の利用分野】本発明は、ファジィ操作機能を有
するマイクロコンピュ−タに関する。
するマイクロコンピュ−タに関する。
【０００２】
【従来の技術】ある対象をある設定値に制御する場合、
現在の実測値が複数の条件にどの程度適合しているかを
それぞれ判断し、そこから制御操作量を推測するという
ファジィ推論が知られている。なおこれらの条件には曖
昧な表現が可能である。
現在の実測値が複数の条件にどの程度適合しているかを
それぞれ判断し、そこから制御操作量を推測するという
ファジィ推論が知られている。なおこれらの条件には曖
昧な表現が可能である。
【０００３】一般的なファジィ推論の方法に、Ｍａｘ−
Ｍｉｎ法がある。例えば、設定値と実測値の差をＥ、１
サンプリング間の変化分をΔＥ、このときの操作量をΔ
Ｕとした時、以下の３ルールの条件に従って制御を行な
うとする。 （ルール１）もしＥ＝負で少し大きく、且つΔＥ≒０な
らば、ΔＵ＝正で少し大きくする。 （ルール２）もしＥ≒０で、且つΔＥ＝正で少し大きい
ならば、ΔＵ＝負で少し大きくする。 （ルール２）もしＥ≒０で、且つΔＥ≒０ならば、ΔＵ
≒０にする。
Ｍｉｎ法がある。例えば、設定値と実測値の差をＥ、１
サンプリング間の変化分をΔＥ、このときの操作量をΔ
Ｕとした時、以下の３ルールの条件に従って制御を行な
うとする。 （ルール１）もしＥ＝負で少し大きく、且つΔＥ≒０な
らば、ΔＵ＝正で少し大きくする。 （ルール２）もしＥ≒０で、且つΔＥ＝正で少し大きい
ならば、ΔＵ＝負で少し大きくする。 （ルール２）もしＥ≒０で、且つΔＥ≒０ならば、ΔＵ
≒０にする。
【０００４】この時の操作量ΔＵをＭａｘ−Ｍｉｎ法に
よって求める方法を、図３を用いて説明する。
よって求める方法を、図３を用いて説明する。
【０００５】なお、図３の全ての縦軸は、そのファジィ
集合に対する適合度μを表している。この適合度μは、
その要素（Ｅ，ΔＥ，ΔＵ）が集合に属する度合いを示
し、集合に完全に属する場合をμ＝１、完全に属さない
場合をμ＝０として、その間の数値で表される。
集合に対する適合度μを表している。この適合度μは、
その要素（Ｅ，ΔＥ，ΔＵ）が集合に属する度合いを示
し、集合に完全に属する場合をμ＝１、完全に属さない
場合をμ＝０として、その間の数値で表される。
【０００６】図３−１１，３−２３は負で少し大きいと
いうファジィ集合、図３−１２，３−２１，３−３１，
３−３２，３−３３は殆ど０であるというファジィ集
合、図３−１３，３−２２は正で少し大きいというファ
ジィ集合をそれぞれ表している。
いうファジィ集合、図３−１２，３−２１，３−３１，
３−３２，３−３３は殆ど０であるというファジィ集
合、図３−１３，３−２２は正で少し大きいというファ
ジィ集合をそれぞれ表している。
【０００７】また、図３−１１，３−１２，３−１３は
ルール１に対する条件Ｅ，ΔＥと、その時の操作量ΔＵ
を、図３−２１，３−２２，３−２３はルール２に対す
る条件Ｅ，ΔＥと、その時の操作量ΔＵを、図３−３
１，３−３２，３−３３はルール３に対する条件Ｅ，Δ
Ｅと、その時の操作量ΔＵを示している。
ルール１に対する条件Ｅ，ΔＥと、その時の操作量ΔＵ
を、図３−２１，３−２２，３−２３はルール２に対す
る条件Ｅ，ΔＥと、その時の操作量ΔＵを、図３−３
１，３−３２，３−３３はルール３に対する条件Ｅ，Δ
Ｅと、その時の操作量ΔＵを示している。
【０００８】例えば、ルール１のファジィ集合は、もし
Ｅが負で少し大きく（図３−１１）、且つΔＥが殆ど０
（図３−１２）ならば、ΔＵを正で少し大きくする（図
３−１３）となる。
Ｅが負で少し大きく（図３−１１）、且つΔＥが殆ど０
（図３−１２）ならば、ΔＵを正で少し大きくする（図
３−１３）となる。
【０００９】集合の“負で少し大きい”について（−
５，−４，−３，−２，−１）の数値を例にとって説明
すると、ファジィ集合Ｆは、適合度μと要素を／で区切
って、Ｆ＝（０．２／−５，０．５／−４，１／−３，
０．５／−２，０．２／−１）のように表すことができ
る。もちろんマイクロコンピュータが適合度μを扱う場
合には、制御し易いように適当な２進数に正規化して処
理する。
５，−４，−３，−２，−１）の数値を例にとって説明
すると、ファジィ集合Ｆは、適合度μと要素を／で区切
って、Ｆ＝（０．２／−５，０．５／−４，１／−３，
０．５／−２，０．２／−１）のように表すことができ
る。もちろんマイクロコンピュータが適合度μを扱う場
合には、制御し易いように適当な２進数に正規化して処
理する。
【００１０】ファジィ集合のデータ群は、この要素をメ
モリ上のアドレスに置き換え、そのメモリ内に要素の適
合度μをデータとしてそれぞれ格納しているという構造
をもっている。
モリ上のアドレスに置き換え、そのメモリ内に要素の適
合度μをデータとしてそれぞれ格納しているという構造
をもっている。
【００１１】現在、実測結果からＥ＝Ｘ1 、ΔＥ＝Ｘ2
が得られたとする。まずルール１のＥに対する適合度μ
１１、ΔＥに対する適合度μ１２を求め、小さい方の値
μ１１をルール１に対する一致度とする。次にΔＵのフ
ァジィ集合をこの一致度以下に揃える（図３−１３の斜
線部）。
が得られたとする。まずルール１のＥに対する適合度μ
１１、ΔＥに対する適合度μ１２を求め、小さい方の値
μ１１をルール１に対する一致度とする。次にΔＵのフ
ァジィ集合をこの一致度以下に揃える（図３−１３の斜
線部）。
【００１２】同様にして、ルール２に対する一致度、ル
ール３に対する一致度を求め、ΔＵをその一致度以下に
揃える（図３−２３，３−３３の斜線部）。
ール３に対する一致度を求め、ΔＵをその一致度以下に
揃える（図３−２３，３−３３の斜線部）。
【００１３】その後、求められたΔＵの集合（図３−１
３，３−２３，３−３３の斜線部）の、和集合３−４を
求める。これはルール１，２，３全てに対する操作量の
ファジィ集合となる。この集合（図３−４）の重心を求
めることにより、この時の実際に操作すべき操作量が得
られる。
３，３−２３，３−３３の斜線部）の、和集合３−４を
求める。これはルール１，２，３全てに対する操作量の
ファジィ集合となる。この集合（図３−４）の重心を求
めることにより、この時の実際に操作すべき操作量が得
られる。
【００１４】以上の操作をソフトウェアで行なうとす
る。ルールのＥにおける適合度、ΔＥにおける適合度、
ΔＵにおける適合度は、メモリ上のＥ，ΔＥ，ΔＵに対
応するアドレスにあらかじめ格納されているものとし、
結果格納領域（図３−４）には初期値として全てゼロが
格納されているものとする。 （１）Ｘ１とＸ２に対応するアドレスからルール１のＥ
における適合度と、ΔＥにおける適合度を導いて比較
し、小さい方をそのルール１に対する一致度とする。 （２）ΔＵの適合度を格納しておいたデータ群のデータ
と、（１）項で求めた一致度を比較し、小さい方の値を
テンポラリレジスタ（図示せず）に格納する。 （３）このテンポラリレジスタの値と結果格納領域（図
３−４）内のデータを比較し、大きい方のデータを結果
格納領域（図３−４）に格納する。 （４）以上の２項および３項の操作をデータ数分ループ
して繰り返す。これらの操作で図３−１３の斜線部が求
まる。 （５）次に（１）〜（４）項の操作をルール２に対して
行なう。これにより、図３−１３斜線部と図３−２３斜
線部の和集合が求まる。 （６）同様にルール３に対しても、（１）〜（４）項の
操作を繰り返すことによって、図３−１３斜線部、図３
−２３斜線部の和集合と図３−３３斜線部の和集合（図
３−４）が求まる。 （７）次に（６）項で求められた和集合（図３−４）の
重心計算を行ない、実際の操作量を求める。
る。ルールのＥにおける適合度、ΔＥにおける適合度、
ΔＵにおける適合度は、メモリ上のＥ，ΔＥ，ΔＵに対
応するアドレスにあらかじめ格納されているものとし、
結果格納領域（図３−４）には初期値として全てゼロが
格納されているものとする。 （１）Ｘ１とＸ２に対応するアドレスからルール１のＥ
における適合度と、ΔＥにおける適合度を導いて比較
し、小さい方をそのルール１に対する一致度とする。 （２）ΔＵの適合度を格納しておいたデータ群のデータ
と、（１）項で求めた一致度を比較し、小さい方の値を
テンポラリレジスタ（図示せず）に格納する。 （３）このテンポラリレジスタの値と結果格納領域（図
３−４）内のデータを比較し、大きい方のデータを結果
格納領域（図３−４）に格納する。 （４）以上の２項および３項の操作をデータ数分ループ
して繰り返す。これらの操作で図３−１３の斜線部が求
まる。 （５）次に（１）〜（４）項の操作をルール２に対して
行なう。これにより、図３−１３斜線部と図３−２３斜
線部の和集合が求まる。 （６）同様にルール３に対しても、（１）〜（４）項の
操作を繰り返すことによって、図３−１３斜線部、図３
−２３斜線部の和集合と図３−３３斜線部の和集合（図
３−４）が求まる。 （７）次に（６）項で求められた和集合（図３−４）の
重心計算を行ない、実際の操作量を求める。
【００１５】
【発明が解決しようとする課題】このようにＭａｘ−Ｍ
ｉｎ法を用いて操作量を求める場合に、ソフトウェアに
おいて既存の命令だけで実行すると、ループに伴う分岐
処理など非常に時間がかかるという欠点を有していた。
ｉｎ法を用いて操作量を求める場合に、ソフトウェアに
おいて既存の命令だけで実行すると、ループに伴う分岐
処理など非常に時間がかかるという欠点を有していた。
【００１６】またファジィ推論を専門に実行する高速な
ファジィ・チップも開発されているが、高価であるため
コストがかかるという欠点がある。
ファジィ・チップも開発されているが、高価であるため
コストがかかるという欠点がある。
【００１７】本発明の目的は、上述の欠点を除去するこ
とにより、マイクロコンピュータにおけるファジィ推論
（Ｍａｘ−Ｍｉｎ法）による制御を高速に実行し、且つ
ファジィ・チップのコスト低減をすることにある。
とにより、マイクロコンピュータにおけるファジィ推論
（Ｍａｘ−Ｍｉｎ法）による制御を高速に実行し、且つ
ファジィ・チップのコスト低減をすることにある。
【００１８】
【課題を解決するための手段】本発明の特徴は、演算処
理手段と、データ記憶手段とこれらを制御する手段を備
えるマイクロコンピュータにおいて、前記データ記憶手
段内に、ファジィ集合に対する適合度を示すデータ群
と、処理結果を格納する領域を含み、前記データ群と前
記処理結果格納領域を指定する手段と、一致度データを
格納する手段と、処理回数を設定する手段とを備え、前
記一致度データを格納する手段内のデータと、前記デー
タ群を指定する手段とにより指定されるデータを比較し
て小さい方のデータを選択し、その選択されたデータと
前記処理結果格納領域を指定する手段とによって指定さ
れるデータとの比較結果により、大きい方のデータを前
記処理結果格納領域を指定する手段によって指定される
データ処理結果格納領域に格納する処理を、前記データ
群と前記処理結果格納領域を指定する手段が有するレジ
スタ内の値を更新しながら、前記処理回数を設定する手
段が有するレジスタ内のデータ値の回数分繰り返すファ
ジィ推論専用命令を内蔵することにある。
理手段と、データ記憶手段とこれらを制御する手段を備
えるマイクロコンピュータにおいて、前記データ記憶手
段内に、ファジィ集合に対する適合度を示すデータ群
と、処理結果を格納する領域を含み、前記データ群と前
記処理結果格納領域を指定する手段と、一致度データを
格納する手段と、処理回数を設定する手段とを備え、前
記一致度データを格納する手段内のデータと、前記デー
タ群を指定する手段とにより指定されるデータを比較し
て小さい方のデータを選択し、その選択されたデータと
前記処理結果格納領域を指定する手段とによって指定さ
れるデータとの比較結果により、大きい方のデータを前
記処理結果格納領域を指定する手段によって指定される
データ処理結果格納領域に格納する処理を、前記データ
群と前記処理結果格納領域を指定する手段が有するレジ
スタ内の値を更新しながら、前記処理回数を設定する手
段が有するレジスタ内のデータ値の回数分繰り返すファ
ジィ推論専用命令を内蔵することにある。
【００１９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２０】図１は、本発明の第１の実施例を示す構成
図である。
図である。
【００２１】図１によれば、レジスタ群として、結果格
納領域ポインタ（１−１），ΔＵ適合度データポインタ
Ｒ２（１−２），一致度格納レジスタＲ３（１−３），
処理回数カウントレジスタＲ４（１−４）とを有し、結
果格納領域ポインタＲ１の指すデータを格納する結果格
納領域（１−６）と、ΔＵ適合度データポインタＲ２の
指すデータを格納するΔＵ適合度データ群（１−５）と
を備えている。
納領域ポインタ（１−１），ΔＵ適合度データポインタ
Ｒ２（１−２），一致度格納レジスタＲ３（１−３），
処理回数カウントレジスタＲ４（１−４）とを有し、結
果格納領域ポインタＲ１の指すデータを格納する結果格
納領域（１−６）と、ΔＵ適合度データポインタＲ２の
指すデータを格納するΔＵ適合度データ群（１−５）と
を備えている。
【００２２】ここで、結果格納領域（１−６）は、最終
的に各ルールから求められた集合の和集合を格納する結
果格納領域である。この結果格納領域（１−６）は初期
設定としてゼロを格納しておく。結果格納領域ポインタ
（以下Ｒ１と称す）（１−１）は結果格納領域（１−
６）の開始アドレスを設定するレジスタであり、ΔＵ適
合度データポインタ（以下Ｒ２と称す）（１−２）はΔ
Ｕ適合度データ群（１−５）の開始アドレスを設定する
レジスタである。また一致度格納レジスタ（以下Ｒ３と
称す）（１−３）はあらかじめ求めておいた、ルールに
対する一致度を格納するレジスタであり、処理回数カウ
ントレジスタ（以下Ｒ４と称す）（１−４）は比較操作
する回数（ΔＵ適合度データ群のデータ数）を設定する
レジスタである。
的に各ルールから求められた集合の和集合を格納する結
果格納領域である。この結果格納領域（１−６）は初期
設定としてゼロを格納しておく。結果格納領域ポインタ
（以下Ｒ１と称す）（１−１）は結果格納領域（１−
６）の開始アドレスを設定するレジスタであり、ΔＵ適
合度データポインタ（以下Ｒ２と称す）（１−２）はΔ
Ｕ適合度データ群（１−５）の開始アドレスを設定する
レジスタである。また一致度格納レジスタ（以下Ｒ３と
称す）（１−３）はあらかじめ求めておいた、ルールに
対する一致度を格納するレジスタであり、処理回数カウ
ントレジスタ（以下Ｒ４と称す）（１−４）は比較操作
する回数（ΔＵ適合度データ群のデータ数）を設定する
レジスタである。
【００２３】本発明のファジィ推論専用命令は、以上４
レジスタをオペランドとしており、以下のような表現形
式となる。 ＭＩＮＭＡＸ［Ｒ１］，［Ｒ２］，Ｒ３，Ｒ４ 次に本発明の処理を説明する。
レジスタをオペランドとしており、以下のような表現形
式となる。 ＭＩＮＭＡＸ［Ｒ１］，［Ｒ２］，Ｒ３，Ｒ４ 次に本発明の処理を説明する。
【００２４】まず、Ｒ２（１−２）で指定されるΔＵ適
合度データ群内の１６ビットデータと、Ｒ３（１−３）
内の１６ビットデータを比較し、小さい方をテンポラリ
レジスタ（図示せず）に格納する。
合度データ群内の１６ビットデータと、Ｒ３（１−３）
内の１６ビットデータを比較し、小さい方をテンポラリ
レジスタ（図示せず）に格納する。
【００２５】次に、このテンポラリレジスタ内のデータ
と、Ｒ１（１−１）で指定される結果格納領域（１−
６）内の１６ビットデータを比較し、大きい方をＲ１
（１−１）で指定される結果格納領域（１−６）に書き
戻す。
と、Ｒ１（１−１）で指定される結果格納領域（１−
６）内の１６ビットデータを比較し、大きい方をＲ１
（１−１）で指定される結果格納領域（１−６）に書き
戻す。
【００２６】その後、Ｒ１（１−１）、Ｒ２（２−２）
内のアドレスデータをそれぞれ２インクリメントし、Ｒ
４（１−４）内の回数値を１デクリメントする。以上の
操作をＲ４（１−４）内のデータがゼロになるまで繰り
返えし実行する。
内のアドレスデータをそれぞれ２インクリメントし、Ｒ
４（１−４）内の回数値を１デクリメントする。以上の
操作をＲ４（１−４）内のデータがゼロになるまで繰り
返えし実行する。
【００２７】この命令を結果格納領域（１−６）に対し
てルール数分実行することで、各ルールから求められた
集合の和集合が求められる。なおこの１命令によって、
従来例で示した（２）項から（４）項までの操作が実行
されることになる。
てルール数分実行することで、各ルールから求められた
集合の和集合が求められる。なおこの１命令によって、
従来例で示した（２）項から（４）項までの操作が実行
されることになる。
【００２８】本実施例では扱うデータ長を１６ビットと
したが、Ｒ１、Ｒ２のインクリメント値、Ｒ３のデータ
長を操作することで、８ビット、３２ビット等に容易に
変化させることができる。
したが、Ｒ１、Ｒ２のインクリメント値、Ｒ３のデータ
長を操作することで、８ビット、３２ビット等に容易に
変化させることができる。
【００２９】次に第２の実施例について図面を参照して
説明する。
説明する。
【００３０】図２は、本発明の第２の実施例を示す構成
図である。Ｒ１（１−１），Ｒ４（１−４），結果格納
領域（１−６）は第１の実施例と同じであるため説明を
省略する。ΔＵ適合度データ群１（１−５１）はルール
１のΔＵ適合度データ群であり、同様にΔＵ適合度デー
タ群２（１−５２）はルール２の、ΔＵ適合度データ群
３（１−５３）はルール３のΔＵ適合度データ群であ
る。
図である。Ｒ１（１−１），Ｒ４（１−４），結果格納
領域（１−６）は第１の実施例と同じであるため説明を
省略する。ΔＵ適合度データ群１（１−５１）はルール
１のΔＵ適合度データ群であり、同様にΔＵ適合度デー
タ群２（１−５２）はルール２の、ΔＵ適合度データ群
３（１−５３）はルール３のΔＵ適合度データ群であ
る。
【００３１】ΔＵ適合度データポインタ１（２−３１）
はルール１のΔＵ適合度データ群（１−５１）の開始ア
ドレスを設定するデータポインタであり、同様にΔＵ適
合度データポインタ２（２−３２）はルール２の、ΔＵ
適合度データポインタ３（２−３３）はルール３のΔＵ
適合度データ群（１−５３）の開始アドレスを設定する
ΔＵ適合度データポインタである。
はルール１のΔＵ適合度データ群（１−５１）の開始ア
ドレスを設定するデータポインタであり、同様にΔＵ適
合度データポインタ２（２−３２）はルール２の、ΔＵ
適合度データポインタ３（２−３３）はルール３のΔＵ
適合度データ群（１−５３）の開始アドレスを設定する
ΔＵ適合度データポインタである。
【００３２】また、一致度格納領域１（２−４１）は、
あらかじめ求めておいたルール１に対する一致度を格納
する一致度格納領域であり、同様に一致度格納領域２
（２−４２）はルール２に、一致度格納領域３（２−４
３）はルール３に対する一致度を格納する一致度格納領
域である。
あらかじめ求めておいたルール１に対する一致度を格納
する一致度格納領域であり、同様に一致度格納領域２
（２−４２）はルール２に、一致度格納領域３（２−４
３）はルール３に対する一致度を格納する一致度格納領
域である。
【００３３】ΔＵ適合度データポインタ指定レジスタ
（以下Ｒ５と称す）（２−１）はΔＵ適合度データポイ
ンタ１のアドレスを設定するデータポインタ指定レジス
タであり、一致度格納領域指定レジスタ（以下Ｒ６と称
す）（２−２）は一致度格納領域１のアドレスを設定す
るデータポインタ指定レジスタである。
（以下Ｒ５と称す）（２−１）はΔＵ適合度データポイ
ンタ１のアドレスを設定するデータポインタ指定レジス
タであり、一致度格納領域指定レジスタ（以下Ｒ６と称
す）（２−２）は一致度格納領域１のアドレスを設定す
るデータポインタ指定レジスタである。
【００３４】本実施例のファジィ推論専用命令は、Ｒ１
（１−１）、Ｒ４（１−４）、Ｒ５（２−１）、Ｒ６
（２−２）の４レジスタをオペランドとしており、以下
のような表現形式となる。 ＲＥＰｎ ＭＩＮＭＡＸ［Ｒ１］，［Ｒ５］，［Ｒ６］，Ｒ４ 前述の“ＲＥＰｎ”という命令は、次の命令をｎに設定
された回数繰り返すという命令で、この場合ｎにはファ
ジィ制御を行なうルール数を設定する。図２に示す実施
例ではｎ＝３となる。
（１−１）、Ｒ４（１−４）、Ｒ５（２−１）、Ｒ６
（２−２）の４レジスタをオペランドとしており、以下
のような表現形式となる。 ＲＥＰｎ ＭＩＮＭＡＸ［Ｒ１］，［Ｒ５］，［Ｒ６］，Ｒ４ 前述の“ＲＥＰｎ”という命令は、次の命令をｎに設定
された回数繰り返すという命令で、この場合ｎにはファ
ジィ制御を行なうルール数を設定する。図２に示す実施
例ではｎ＝３となる。
【００３５】次に図１および図２を用いて本発明のファ
ジィ処理を説明する。
ジィ処理を説明する。
【００３６】まず、Ｒ１（１−１）内のアドレス値をテ
ンポラリレジスタ１（図示せず）に、Ｒ４（１−４）内
の回数値をテンポラリレジスタ２（図示せず）に格納す
る。
ンポラリレジスタ１（図示せず）に、Ｒ４（１−４）内
の回数値をテンポラリレジスタ２（図示せず）に格納す
る。
【００３７】Ｒ５（２−１）で示される、ΔＵ適合度デ
ータポインタ１（２−３１）内のデータをアドレスとし
て、ΔＵ適合度データ群１（１−５１）を参照する。
ータポインタ１（２−３１）内のデータをアドレスとし
て、ΔＵ適合度データ群１（１−５１）を参照する。
【００３８】この１６ビットデータと、Ｒ６（２−２）
で指定される一致度格納領域１（２−４１）内の１６ビ
ットデータを比較し、小さい方をテンポラリレジスタ３
に格納する。
で指定される一致度格納領域１（２−４１）内の１６ビ
ットデータを比較し、小さい方をテンポラリレジスタ３
に格納する。
【００３９】次に、このテンポラリレジスタ３内のデー
タと、テンポラリレジスタ１で指定される結果格納領域
１−６内の１６ビットデータを比較し、大きい方をテン
ポラリレジスタ１で指定される結果格納領域１−６に書
き戻す。
タと、テンポラリレジスタ１で指定される結果格納領域
１−６内の１６ビットデータを比較し、大きい方をテン
ポラリレジスタ１で指定される結果格納領域１−６に書
き戻す。
【００４０】その後テンポラリレジスタ１、ΔＵ適合度
データポインタ１（２−３１）内のアドレスデータをそ
れぞれ２インクリメントし、テンポラリレジスタ２内の
回数値を１デクリメントする。以上の操作をテンポラリ
レジスタ２内のデータがゼロになるまで繰り返す。
データポインタ１（２−３１）内のアドレスデータをそ
れぞれ２インクリメントし、テンポラリレジスタ２内の
回数値を１デクリメントする。以上の操作をテンポラリ
レジスタ２内のデータがゼロになるまで繰り返す。
【００４１】そして、Ｒ５（２−１）と、Ｒ６（２−
２）内のアドレスデータを、それぞれ２インクリメント
して、次のルールのためのΔＵ適合度データポインタ２
（２−３２）、一致度格納領域２（２−４２）を指させ
る。
２）内のアドレスデータを、それぞれ２インクリメント
して、次のルールのためのΔＵ適合度データポインタ２
（２−３２）、一致度格納領域２（２−４２）を指させ
る。
【００４２】以上がルール１に対する処理であるが、
“ＲＥＰｎ”（ｎ＝３）が指定されているため、ルール
２に対しては、ΔＵ適合度データポインタ２（２−３
２）、ΔＵ適合度データ群２（１−５２）、一致度格納
領域２（２−４２）を用いて、ルール３に対しては、Δ
Ｕ適合度データポインタ３（２−３３）、ΔＵ適合度デ
ータ群３（１−５３）、一致度格納領域３（２−４３）
を用いて前述の処理を繰り返す。これによって各ルール
から求められた集合の和集合が求められる。なお以上の
処理によって、従来例で示した（２）から（６）までの
操作が実行されることになる。
“ＲＥＰｎ”（ｎ＝３）が指定されているため、ルール
２に対しては、ΔＵ適合度データポインタ２（２−３
２）、ΔＵ適合度データ群２（１−５２）、一致度格納
領域２（２−４２）を用いて、ルール３に対しては、Δ
Ｕ適合度データポインタ３（２−３３）、ΔＵ適合度デ
ータ群３（１−５３）、一致度格納領域３（２−４３）
を用いて前述の処理を繰り返す。これによって各ルール
から求められた集合の和集合が求められる。なお以上の
処理によって、従来例で示した（２）から（６）までの
操作が実行されることになる。
【００４３】
【発明の効果】以上の様に本発明では、１命令で多くの
処理を実行できるため、プログラムによるメモリの圧迫
を防ぐことができるという効果を有している。またルー
プによる分岐、比較結果による処理の違いに伴う分岐な
どのプログラム分岐を削減することができ、ハードウェ
アの追加なしに処理速度を向上することができる。
処理を実行できるため、プログラムによるメモリの圧迫
を防ぐことができるという効果を有している。またルー
プによる分岐、比較結果による処理の違いに伴う分岐な
どのプログラム分岐を削減することができ、ハードウェ
アの追加なしに処理速度を向上することができる。
【００４４】本実施例で使用したような、２条件に対し
て１つの操作量を規定するというルールを２０ルールに
ついて既存命令のみで実行した場合に、処理時間は約１
０００μｓ（２５ＭＨｚ動作時）であったのに対し、フ
ァジィ推論専用命令を用いた場合には約６００μｓに短
縮することができた。
て１つの操作量を規定するというルールを２０ルールに
ついて既存命令のみで実行した場合に、処理時間は約１
０００μｓ（２５ＭＨｚ動作時）であったのに対し、フ
ァジィ推論専用命令を用いた場合には約６００μｓに短
縮することができた。
【図１】本発明の第１の実施例の構成図である。
【図２】本発明の第２の実施例の構成図である。
【図３】ファジィ推論についての説明図である。
１−１ 結果格納領域ポインタＲ１ １−２ ΔＵ適合度データポインタＲ２ １−３ 一致度格納レジスタＲ３ １−４ 処理回数カウントレジスタＲ４ １−５ ΔＵ適合度データ群 １−６ 結果格納領域である。 １−５１ ΔＵ適合度データ群１ １−５２ ΔＵ適合度データ群２ １−５３ ΔＵ適合度データ群３ ２−１ ΔＵ適合度データポインタ指定レジスタＲ５ ２−２ 一致度格納領域指定レジスタＲ６ ２−３１ ΔＵ適合度データポインタ１ ２−３２ ΔＵ適合度データポインタ２ ２−３３ ΔＵ適合度データポインタ３ ２−４１ 一致度格納領域１ ２−４２ 一致度格納領域２ ２−４３ 一致度格納領域３
Claims (1)
- 【請求項１】 演算処理手段と、データ記憶手段とこれ
らを制御する手段を備えるマイクロコンピュータにおい
て、前記データ記憶手段内に、ファジィ集合に対する適
合度を示すデータ群と、処理結果を格納する領域を含
み、前記データ群と前記処理結果格納領域を指定する手
段と、一致度データを格納する手段と、処理回数を設定
する手段とを備え、前記一致度データを格納する手段内
のデータと、前記データ群を指定する手段とにより指定
されるデータを比較して小さい方のデータを選択し、そ
の選択されたデータと前記処理結果格納領域を指定する
手段とによって指定されるデータとの比較結果により、
大きい方のデータを前記処理結果格納領域を指定する手
段によって指定されるデータ処理結果格納領域に格納す
る処理を、前記データ群と前記処理結果格納領域を指定
する手段が有するレジスタ内の値を更新しながら、前記
処理回数を設定する手段が有するレジスタ内のデータ値
の回数分繰り返すファジィ推論専用命令を内蔵すること
を特徴とするマイクロコンピュータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325132A JPH06175854A (ja) | 1992-12-04 | 1992-12-04 | ファジィ推論専用命令を内蔵するマイクロコンピュータ |
| KR1019930026512A KR970004207B1 (ko) | 1992-12-04 | 1993-12-04 | 퍼지 추론 전용 명령을 내장하는 마이크로컴퓨터 |
| US08/163,055 US5479566A (en) | 1992-12-04 | 1993-12-06 | Microcomputer internally having fuzzy inference exclusive-instructions |
| DE69331036T DE69331036T2 (de) | 1992-12-04 | 1993-12-06 | Mikrorechner mit internen Exklusiv-Instruktionen zur Durchführung von verschwommenen Schlussfolgerungen |
| EP93119611A EP0600520B1 (en) | 1992-12-04 | 1993-12-06 | Microcomputer internally having fuzzy inference exclusive-instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325132A JPH06175854A (ja) | 1992-12-04 | 1992-12-04 | ファジィ推論専用命令を内蔵するマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175854A true JPH06175854A (ja) | 1994-06-24 |
Family
ID=18173433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4325132A Pending JPH06175854A (ja) | 1992-12-04 | 1992-12-04 | ファジィ推論専用命令を内蔵するマイクロコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5479566A (ja) |
| EP (1) | EP0600520B1 (ja) |
| JP (1) | JPH06175854A (ja) |
| KR (1) | KR970004207B1 (ja) |
| DE (1) | DE69331036T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0675431A1 (en) * | 1994-03-31 | 1995-10-04 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Method for memorizing membership functions in a fuzzy logic processor |
| DE69522313T2 (de) * | 1995-04-28 | 2002-04-18 | St Microelectronics Srl | Analoger Fuzzy-Prozessor mit Temperaturkompensation |
| DE69528351D1 (de) * | 1995-04-28 | 2002-10-31 | St Microelectronics Srl | Programmierbarer analoger Fuzzy-Prozessor |
| US5737493A (en) * | 1995-12-11 | 1998-04-07 | Motorola, Inc. | Instruction set for evaluating fuzzy logic rules |
| US8341776B2 (en) * | 2009-07-15 | 2013-01-01 | Continuum Footspas, Llc | Adjustable leg rest assembly |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1053126A (ja) * | 1963-05-23 | |||
| US5131071A (en) * | 1988-09-26 | 1992-07-14 | Omron Tateisi Electronics Co. | Fuzzy inference apparatus |
| US5239616A (en) * | 1989-04-14 | 1993-08-24 | Omron Corporation | Portable fuzzy reasoning device |
| WO1990013082A1 (fr) * | 1989-04-14 | 1990-11-01 | Omron Corporation | Procede et appareil pour evaluer des fonctions ou des formules d'appartenance dans une deduction floue |
| US5202954A (en) * | 1989-07-14 | 1993-04-13 | Olympus Optical Co., Ltd. | Digital fuzzy apparatus having simplified barycentral operation arrangement |
| JPH03109605A (ja) * | 1989-09-22 | 1991-05-09 | Meidensha Corp | ファジイ、シーケンスコントローラ |
| US5261036A (en) * | 1989-10-24 | 1993-11-09 | Mitsubishi Denki K.K. | Programmable controller with fuzzy control function, fuzzy control process and fuzzy control monitoring process |
| US5305424A (en) * | 1990-07-26 | 1994-04-19 | Apt Instruments (N.A.) Inc. | Data forming method for a multi-stage fuzzy processing system |
| US5263125A (en) * | 1992-06-17 | 1993-11-16 | Motorola, Inc. | Circuit and method for evaluating fuzzy logic rules |
-
1992
- 1992-12-04 JP JP4325132A patent/JPH06175854A/ja active Pending
-
1993
- 1993-12-04 KR KR1019930026512A patent/KR970004207B1/ko not_active IP Right Cessation
- 1993-12-06 US US08/163,055 patent/US5479566A/en not_active Expired - Fee Related
- 1993-12-06 DE DE69331036T patent/DE69331036T2/de not_active Expired - Fee Related
- 1993-12-06 EP EP93119611A patent/EP0600520B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004207B1 (ko) | 1997-03-26 |
| EP0600520B1 (en) | 2001-10-31 |
| KR940014242A (ko) | 1994-07-18 |
| DE69331036D1 (de) | 2001-12-06 |
| US5479566A (en) | 1995-12-26 |
| DE69331036T2 (de) | 2002-06-20 |
| EP0600520A1 (en) | 1994-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010410 |