JPS62117002A - プログラマブルコントロ−ラの演算方式 - Google Patents
プログラマブルコントロ−ラの演算方式Info
- Publication number
- JPS62117002A JPS62117002A JP25667685A JP25667685A JPS62117002A JP S62117002 A JPS62117002 A JP S62117002A JP 25667685 A JP25667685 A JP 25667685A JP 25667685 A JP25667685 A JP 25667685A JP S62117002 A JPS62117002 A JP S62117002A
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- JP
- Japan
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- operator
- address
- instruction
- bit
- program
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は、メインプログラムメモリ及びサブプログラ
ムメモリから生成されるＩ／Ｏアドレスにより被制御部
を制御するためのプログラマブルコントａ−テの演算方
式に関する。
ムメモリから生成されるＩ／Ｏアドレスにより被制御部
を制御するためのプログラマブルコントａ−テの演算方
式に関する。
（発明の技術的背景とその問題点）
プログラマブルコントローラ（シーケンス制御装置）は
コンピュータ技術の発展とあいまって、機械制御の加工
１組立、搬送等に広く利用されている。このような制御
に対し、特に近年制御対象が増加する中で＠算に要する
実行時間は長くならず、メモリ６厘は少なくといった要
求がでてきている０通常、プログラマブルコントローラ
の命令語は演算の種類を定義する演算コード（ＯＰコー
ド）と、制御対象における［／Ｏのアドレスを指定する
演算子（ＬＯＧコード）とによって構成され、このうち
演算子ＬＯＧのビット数によって制御★４象の最大１／
Ｏアドレス点数が制限される０例えば、演算子部が１２
ビツトであれば最大の１／Ｏ点数は４０８６点となる。
コンピュータ技術の発展とあいまって、機械制御の加工
１組立、搬送等に広く利用されている。このような制御
に対し、特に近年制御対象が増加する中で＠算に要する
実行時間は長くならず、メモリ６厘は少なくといった要
求がでてきている０通常、プログラマブルコントローラ
の命令語は演算の種類を定義する演算コード（ＯＰコー
ド）と、制御対象における［／Ｏのアドレスを指定する
演算子（ＬＯＧコード）とによって構成され、このうち
演算子ＬＯＧのビット数によって制御★４象の最大１／
Ｏアドレス点数が制限される０例えば、演算子部が１２
ビツトであれば最大の１／Ｏ点数は４０８６点となる。
第５図は従来のプログラマブルコントローラの演算方式
を示すブロック図であり、演算を実行する演算側ｇｇ１
Ｍｌから出力されるアドレス更新クロう・り信号ＧＫが
プログラノ・カウンタ２に人力されると、プロゲラ１、
カウンタ２はそのクロ・・り信号に応じたアドレス信号
ＡＤをプログラムメモリ３に人力する。このプログラム
メモリ３において、アドレス信号が指定されるとデータ
ＤＤが出力され、演算制御部ｌから出力されるプログラ
ム読取信号ＰＲに応じて命令レジスタ４にこのデータＤ
Ｏが読取られる。そして、命令レジスタ４において演算
コードＯＰと演算子部ＬＯＧとに分けられ、演算コード
ＯＰは演算制御部ｌに送られる。演算制御部ｌではこの
び算コートＯＰに従って演算を実行する一力、演算子部
ＬＩＩＧが１７０アドレスとして被制御部（制御対象）
５に送られると、被制ｉＪ１部５において所定の制御か
なされ、演算制御部ｌとの間でＩ／Ｏデータが授受され
て所定の制御が行なわれる。
を示すブロック図であり、演算を実行する演算側ｇｇ１
Ｍｌから出力されるアドレス更新クロう・り信号ＧＫが
プログラノ・カウンタ２に人力されると、プロゲラ１、
カウンタ２はそのクロ・・り信号に応じたアドレス信号
ＡＤをプログラムメモリ３に人力する。このプログラム
メモリ３において、アドレス信号が指定されるとデータ
ＤＤが出力され、演算制御部ｌから出力されるプログラ
ム読取信号ＰＲに応じて命令レジスタ４にこのデータＤ
Ｏが読取られる。そして、命令レジスタ４において演算
コードＯＰと演算子部ＬＯＧとに分けられ、演算コード
ＯＰは演算制御部ｌに送られる。演算制御部ｌではこの
び算コートＯＰに従って演算を実行する一力、演算子部
ＬＩＩＧが１７０アドレスとして被制御部（制御対象）
５に送られると、被制ｉＪ１部５において所定の制御か
なされ、演算制御部ｌとの間でＩ／Ｏデータが授受され
て所定の制御が行なわれる。
このような従来のプログラマブルコントローラにわいて
、被制御部５の規模が大さく多点数のＩｌｏを必要とす
る場合は、演算子を拡張して命令＋ｉａを２１．八にす
る方式が一般的にとられている。この３４合、１つの命
令を実行するのに２回の命令語の読泡りを必要とするた
め演算実行時間が陵〈なり、また、命令語を格納するプ
ログラムメモリの容にが２倍になってしまうという欠点
があった。
、被制御部５の規模が大さく多点数のＩｌｏを必要とす
る場合は、演算子を拡張して命令＋ｉａを２１．八にす
る方式が一般的にとられている。この３４合、１つの命
令を実行するのに２回の命令語の読泡りを必要とするた
め演算実行時間が陵〈なり、また、命令語を格納するプ
ログラムメモリの容にが２倍になってしまうという欠点
があった。
（発明の１」的）
この発明はＥ述のような事情からなされたものであり、
この発明の目的は、１／Ｏ点数の拡張の１段として命令
語の１悟長を拡張することなく、且つ高速に演算を実行
するプログラマブルコントローラの演算方式を提供する
ことにある。
この発明の目的は、１／Ｏ点数の拡張の１段として命令
語の１悟長を拡張することなく、且つ高速に演算を実行
するプログラマブルコントローラの演算方式を提供する
ことにある。
（発明の概要）
この発明は、プログラムが格納されているプログラムメ
モリから呼出される命令レジスタで生成されるＩ／Ｏア
ドレスにより、被制御部を制Ｕｔするプログラムプルコ
ノトローラの演算方式に関するもので、プログラムメモ
リのうちメインプログラムメモリから呼ｄｊされた命令
レジスタの中の演算子コードに対し、サブプログラムメ
モリから呼出されたシフトレジスタでオフセットを加え
ることにより構成されるＩ／Ｏアドレスによって、被制
御部を制御するようにしたものである。
モリから呼出される命令レジスタで生成されるＩ／Ｏア
ドレスにより、被制御部を制Ｕｔするプログラムプルコ
ノトローラの演算方式に関するもので、プログラムメモ
リのうちメインプログラムメモリから呼ｄｊされた命令
レジスタの中の演算子コードに対し、サブプログラムメ
モリから呼出されたシフトレジスタでオフセットを加え
ることにより構成されるＩ／Ｏアドレスによって、被制
御部を制御するようにしたものである。
（発明の実施例）
第１図はこの発明を実現する装置の一実施例を示すブロ
ック図であり、演算を実行する演算制御部ＩＯから出力
されるアドレス更新クロック信号ＧＫＩがメインプログ
ラムカウンタ！３に入力されると、メインプログラムカ
ウンタ１３はそのクロック信号に応じたアドレス信号Ａ
ＤＩをメインプログラムメモリ１４に人力する。このメ
インプログラムメモリ１４において、アドレス＾ＤＩが
指定されるとデータロ０１が出力され、演算制御部／Ｏ
かも出力されるプログラム読取信号ＰＲＩに応じて、命
令レジスタ１６にこのデータ００１が読取られる。そし
て、命令レジスタ１６において演算コートＯＰと演ｒ１
／一部［、ＯＣとに分けられ、演算コードＯＰは演算制
御部／Ｏに送られてこの演算コートＯＰに従ってｒＡ算
を実行し、ｒＡ算了部ＬＯＧはＩ／Ｏアドレスバ２・フ
ァ１８に送られる。また 更新クロック信号ＣＫＩがｎ
進カウンタ１１により１／ｎされてからサブプログラム
カウンタ１２に入力されると、サブプログラムカウンタ
１２はそのグロック信号に応じたアドレス信号ＡＤ２を
ナププログラムメモリ１５に人力する。このサブプログ
ラムメモリ１５において、アドレスＡＤ２が指定される
とデータロロ２が出力され、演算制御部／Ｏから出力さ
れるプログラム読取信号ＰＲ２に応じてｎビットシフト
レジスタ１７にこのデータ００２が読取られる。このｎ
ビ・ノトシフトレシスタ１７はアドレス更新クロックＧ
ＫＩが入力されるとデータがシフトされ、演算子オフセ
ラ）ＢＴがＩ／Ｏアドレス八ツフ７１８の下位ビットｌ
ニセットされ、前述の１１Ｉｉ＋算Ｙ部ＬＯＣと」（に
Ｉ／Ｑアドレスパンフｔから出力され、Ｉ／Ｏアドレス
として波制ｊｌ１１部（制」対象）５に送られると被制
御部５では所定の制御がなされ、Ｑ：ｊｒＪｉし制御部
／Ｏとの間でＩ／Ｏデータが授受されて所定の制御が行
なわれる。
ック図であり、演算を実行する演算制御部ＩＯから出力
されるアドレス更新クロック信号ＧＫＩがメインプログ
ラムカウンタ！３に入力されると、メインプログラムカ
ウンタ１３はそのクロック信号に応じたアドレス信号Ａ
ＤＩをメインプログラムメモリ１４に人力する。このメ
インプログラムメモリ１４において、アドレス＾ＤＩが
指定されるとデータロ０１が出力され、演算制御部／Ｏ
かも出力されるプログラム読取信号ＰＲＩに応じて、命
令レジスタ１６にこのデータ００１が読取られる。そし
て、命令レジスタ１６において演算コートＯＰと演ｒ１
／一部［、ＯＣとに分けられ、演算コードＯＰは演算制
御部／Ｏに送られてこの演算コートＯＰに従ってｒＡ算
を実行し、ｒＡ算了部ＬＯＧはＩ／Ｏアドレスバ２・フ
ァ１８に送られる。また 更新クロック信号ＣＫＩがｎ
進カウンタ１１により１／ｎされてからサブプログラム
カウンタ１２に入力されると、サブプログラムカウンタ
１２はそのグロック信号に応じたアドレス信号ＡＤ２を
ナププログラムメモリ１５に人力する。このサブプログ
ラムメモリ１５において、アドレスＡＤ２が指定される
とデータロロ２が出力され、演算制御部／Ｏから出力さ
れるプログラム読取信号ＰＲ２に応じてｎビットシフト
レジスタ１７にこのデータ００２が読取られる。このｎ
ビ・ノトシフトレシスタ１７はアドレス更新クロックＧ
ＫＩが入力されるとデータがシフトされ、演算子オフセ
ラ）ＢＴがＩ／Ｏアドレス八ツフ７１８の下位ビットｌ
ニセットされ、前述の１１Ｉｉ＋算Ｙ部ＬＯＣと」（に
Ｉ／Ｑアドレスパンフｔから出力され、Ｉ／Ｏアドレス
として波制ｊｌ１１部（制」対象）５に送られると被制
御部５では所定の制御がなされ、Ｑ：ｊｒＪｉし制御部
／Ｏとの間でＩ／Ｏデータが授受されて所定の制御が行
なわれる。
第２図はこの発明による命令語の構成を示すもので、メ
インプログラムメモリ１４のデータ００１を読取る命令
レジスタ１６は、演算の種類を定義する演算コードＯＰ
とＴ／Ｏアドレスを指定する演算子ＬＯＧとから成り、
ｎビットシフトレジスタ１７は９１子オフセツトＬＯＣ
ＯＦＳＴから成る。そして、！／Ｏアドレスバッファ１
８はその上位ビットを演算子ＬＯＧとし、下位の１ビツ
トは演算子オフセラ） ＬＯＧＯＦＳ丁のうちシフトさ
れる上位１ビツトＬＯＣＯＦＳＴ ｌにより構成される
。つまり、被Ｍ制御部を制御するＴ／Ｏアドレスは、演
算子ＬＯＧに決算子オフセフ） ＬＯＧＯＦＳＴＩが加
えられたものとなり、Ｉ／Ｏアドレス点数が２倍に拡張
されたことを示している。
インプログラムメモリ１４のデータ００１を読取る命令
レジスタ１６は、演算の種類を定義する演算コードＯＰ
とＴ／Ｏアドレスを指定する演算子ＬＯＧとから成り、
ｎビットシフトレジスタ１７は９１子オフセツトＬＯＣ
ＯＦＳＴから成る。そして、！／Ｏアドレスバッファ１
８はその上位ビットを演算子ＬＯＧとし、下位の１ビツ
トは演算子オフセラ） ＬＯＧＯＦＳ丁のうちシフトさ
れる上位１ビツトＬＯＣＯＦＳＴ ｌにより構成される
。つまり、被Ｍ制御部を制御するＴ／Ｏアドレスは、演
算子ＬＯＧに決算子オフセフ） ＬＯＧＯＦＳＴＩが加
えられたものとなり、Ｉ／Ｏアドレス点数が２倍に拡張
されたことを示している。
第３図（＾）、（Ｂ）はメインプログラム及びサブプロ
グラムメモリの構成を示しており、双方のプログラムメ
モリ共に１語はｎビットＩｔであり、メインプログラム
のメモリ容量をｎ語とした場合について示すもので、こ
の場合のサブプログラムメモリのメモリ容量はＮ／ｒ＋
＋Ｊになる。
グラムメモリの構成を示しており、双方のプログラムメ
モリ共に１語はｎビットＩｔであり、メインプログラム
のメモリ容量をｎ語とした場合について示すもので、こ
の場合のサブプログラムメモリのメモリ容量はＮ／ｒ＋
＋Ｊになる。
つまり、メインプログラムメモリのｌ Ｉｆ／ｉについ
てサブプログラムメモリが順々にシフトして行き、１ビ
ツトずつ加えられるようになっている。
てサブプログラムメモリが順々にシフトして行き、１ビ
ツトずつ加えられるようになっている。
以上のような構成において、その動作を第４図を参照し
て説明する。
て説明する。
まず、メインプログラムカウンタ１３及びサブプログラ
ムカウンタ１２の内容を初期化（ステップＳｌ） した
後、サブプログラムメモリＩ５から演ｎ子オフセｙ）デ
ータ００２を読取ってｎビットシフトレジスタに並列に
セットする（ステップ５２）０次に、メインプログラム
メモリ！４からデータ００１を読取り（ステップＳ３）
、演算コードＯＰ及び演算子ＬＯＣｔ−命令レジスタ１
６にセットする。この命令レジスタＩＢのうち演算コー
ドＯＰは演算制御部ｌＯに送られ、演算子ＬＯＧはｎビ
ットシフトレジスタ１７の演算子オフセットの上位１ビ
ツトと共に、Ｔ／Ｏアドレス八−／７ア１８にセットさ
れてＴ／Ｏアドレスを生成して演算を実行する（ステッ
プ５４）０次に、メインプログラムカウンタ１３を更新
すると同時にｎビットシフトレジスタ１７を１ビツトシ
フトしくステップＳ５）。
ムカウンタ１２の内容を初期化（ステップＳｌ） した
後、サブプログラムメモリＩ５から演ｎ子オフセｙ）デ
ータ００２を読取ってｎビットシフトレジスタに並列に
セットする（ステップ５２）０次に、メインプログラム
メモリ！４からデータ００１を読取り（ステップＳ３）
、演算コードＯＰ及び演算子ＬＯＣｔ−命令レジスタ１
６にセットする。この命令レジスタＩＢのうち演算コー
ドＯＰは演算制御部ｌＯに送られ、演算子ＬＯＧはｎビ
ットシフトレジスタ１７の演算子オフセットの上位１ビ
ツトと共に、Ｔ／Ｏアドレス八−／７ア１８にセットさ
れてＴ／Ｏアドレスを生成して演算を実行する（ステッ
プ５４）０次に、メインプログラムカウンタ１３を更新
すると同時にｎビットシフトレジスタ１７を１ビツトシ
フトしくステップＳ５）。
ｎｉｌカウンタｌ１ｔ−ｌ″だけカウントする。このス
テップ８３〜ステツプＳ５までがｎ回緑返されて実行さ
れると、ｎ語の命令語を実行することになり、サブプロ
グラムカウンタ１２は“ｌ”だけ進む、この時、ｎビッ
トシフトレジスタはｎ回シフトしているから、既に有効
なデータではなくなっている。そこで、再度サブプログ
ラムメモリ１５から演算子オフセットデータロロ２を読
取り（ステップＳ７） 、 ｎビットシフトレジスタ
１７にセットする。これをＮ回繰返す（ステップＳ８）
ことにより、プログラム実行は終Ｔするこのプログラム
実行においてＴ／Ｏアドレスの点数をみると、ｎビット
長の命令語に対し、ｎ回に１回の演算子オフセットデー
タ００２の読取リサイクルを挿入しているので、（ｒ＋
＋Ｉ）ビット長の命令Ｍを実行したことと等価になり、
従ってＴ／Ｏアドレスの点数は２倍に拡張できたことに
なる。つまり、従来の方法によれば、被制御部が大きく
Ｔ／Ｏアドレスを増す必要がある場合には、命令語を２
語にすることにより対処していたため、僅かなＴ／Ｏア
ドレスの不足の場合にも演算時間が大幅に長くなったり
、この命令語を格納するプログラムメモリの６晴が２倍
になるなど無駄が大きかったが、この発明では必要に応
じＴ／Ｏアドレスの点数を増すことができるのである。
テップ８３〜ステツプＳ５までがｎ回緑返されて実行さ
れると、ｎ語の命令語を実行することになり、サブプロ
グラムカウンタ１２は“ｌ”だけ進む、この時、ｎビッ
トシフトレジスタはｎ回シフトしているから、既に有効
なデータではなくなっている。そこで、再度サブプログ
ラムメモリ１５から演算子オフセットデータロロ２を読
取り（ステップＳ７） 、 ｎビットシフトレジスタ
１７にセットする。これをＮ回繰返す（ステップＳ８）
ことにより、プログラム実行は終Ｔするこのプログラム
実行においてＴ／Ｏアドレスの点数をみると、ｎビット
長の命令語に対し、ｎ回に１回の演算子オフセットデー
タ００２の読取リサイクルを挿入しているので、（ｒ＋
＋Ｉ）ビット長の命令Ｍを実行したことと等価になり、
従ってＴ／Ｏアドレスの点数は２倍に拡張できたことに
なる。つまり、従来の方法によれば、被制御部が大きく
Ｔ／Ｏアドレスを増す必要がある場合には、命令語を２
語にすることにより対処していたため、僅かなＴ／Ｏア
ドレスの不足の場合にも演算時間が大幅に長くなったり
、この命令語を格納するプログラムメモリの６晴が２倍
になるなど無駄が大きかったが、この発明では必要に応
じＴ／Ｏアドレスの点数を増すことができるのである。
なお、ここでは演算子オフセットを１ビツトとして説明
したが、複数ビットとすることにより、ある程度必要な
Ｔ／Ｏアドレスの点数を増すことが可能である。
したが、複数ビットとすることにより、ある程度必要な
Ｔ／Ｏアドレスの点数を増すことが可能である。
（発明の効果）
以上のようにこの発明によれば、命令１ｆ／ｌを格納す
るプログラムメモリを２つ持つことにより命令語の１；
／ｉ長を拡張することなく、制御対象の大きさに応じて
最小限のメモリ容２−でＩ／Ｏアドレス点数の拡張かり
能になり、 １１つ高速の演算処理かで′きるので極め
て効率のよい演算方式を提供できる。
るプログラムメモリを２つ持つことにより命令語の１；
／ｉ長を拡張することなく、制御対象の大きさに応じて
最小限のメモリ容２−でＩ／Ｏアドレス点数の拡張かり
能になり、 １１つ高速の演算処理かで′きるので極め
て効率のよい演算方式を提供できる。
第１図はこの発明を実現する装置の一実施例を示すブロ
ック図、第２図はこの発明のＩ／Ｏアドレスのビット構
成の一例を示す図、第３図（Ａ）、（Ｂ）はこの発明の
プログラムメモリの一例を示す図、第４図はこの発明の
動作例を示すフローチャート、第５図は従来例を示すブ
ロック図である。 １．／Ｏ・・・演算制御部、 ２，１２．１３・・・プ
ログラムカウンタ、３．１４．＋５・・・プログラムメ
モリ、４，１６・・・命令レジスタ、５・・・被制御部
、１１・・・ｎ進カウンタ、１７・・・ｎビットシフト
レジスタ、１８・・・Ｉ／Ｏアドレスバッファ。 出願人代理人 安 形 雄 三 第 ４ 図 メインアロγラムメモリ ｎごツＬ （Ａ） 第 ３ サブア０７ラムメｔ−Ｊ ｎピット （Ｂ） 間
ック図、第２図はこの発明のＩ／Ｏアドレスのビット構
成の一例を示す図、第３図（Ａ）、（Ｂ）はこの発明の
プログラムメモリの一例を示す図、第４図はこの発明の
動作例を示すフローチャート、第５図は従来例を示すブ
ロック図である。 １．／Ｏ・・・演算制御部、 ２，１２．１３・・・プ
ログラムカウンタ、３．１４．＋５・・・プログラムメ
モリ、４，１６・・・命令レジスタ、５・・・被制御部
、１１・・・ｎ進カウンタ、１７・・・ｎビットシフト
レジスタ、１８・・・Ｉ／Ｏアドレスバッファ。 出願人代理人 安 形 雄 三 第 ４ 図 メインアロγラムメモリ ｎごツＬ （Ａ） 第 ３ サブア０７ラムメｔ−Ｊ ｎピット （Ｂ） 間
Claims (1)
- プログラムが格納されているプログラムメモリから呼出
される命令レジスタで生成されるＩ／Ｏアドレスにより
、被制御部を制御するプログラマブルコントローラの演
算方式において、前記プログラムメモリのうちメインプ
ログラムメモリから呼出された命令レジスタの中の演算
子コードに対し、サブプログラムメモリから呼出された
シフトレジスタでオフセットを加えることにより構成さ
れるＩ／Ｏアドレスで前記被制御部を制御するようにし
たことを特徴とするプログラマブコントローラの演算方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25667685A JPS62117002A (ja) | 1985-11-18 | 1985-11-18 | プログラマブルコントロ−ラの演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25667685A JPS62117002A (ja) | 1985-11-18 | 1985-11-18 | プログラマブルコントロ−ラの演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62117002A true JPS62117002A (ja) | 1987-05-28 |
Family
ID=17295918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25667685A Pending JPS62117002A (ja) | 1985-11-18 | 1985-11-18 | プログラマブルコントロ−ラの演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62117002A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105260322A (zh) * | 2014-06-30 | 2016-01-20 | 中兴通讯股份有限公司 | 一种对循环缓冲区消除循环移位的方法和装置 |
-
1985
- 1985-11-18 JP JP25667685A patent/JPS62117002A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105260322A (zh) * | 2014-06-30 | 2016-01-20 | 中兴通讯股份有限公司 | 一种对循环缓冲区消除循环移位的方法和装置 |
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