KR910020937A - 적층형 캐패시터 셀의 제조방법 - Google Patents

Abstract

내용 없음

Description

적층형 캐패시터 셀의 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 따른 적층형 캐패시터 셀의 공정단면도, 제3도 (B) 본 발명에 따른 적층형 캐패시터 셀의 모서리부분 확대도.

Claims (4)

1. 필드산화막(14), 게이트 산화막(43), 게이트 전극(45a, 45b, 45c), 소오스 및 드레인 영역(53, 51)이 형성된 반도체 기판(40)의 상부에 적층형 캐패시터 셀의 제조하는 방법에 있어서, 상기 반도체 기판(40) 상부의 전면에 절연막(47)을 도포한 다음 상기 소오스 영역(49) 상부면에 상기 절연막(47)의 소정영역을 식각하여 소오스 접속영역(53)을 형성하는 제1공정과, 상기 반도체 기판 상부 전면에 제1폴리실리콘(55)을 도포하여 상기 소오스 접속영역(53)과 접속되도록 한 다음 상기 제1폴리실리콘층(55)이 도전성을 가지도록 불순물을 주입하는 제2공정과, 상기 소오스 접속영역(53)에 이웃하는 두 게이트 전극(45a, 45b) 상부의 중앙영역 사이에 걸치는 영역을 제외한 나머지 영역에 형성된 상기 제1폴리실리콘을 식각하여 스토리지 전극(55)을 형성하는 제3공정과, 상기 반도체 기판(40) 상부 전면에 제2폴리실리콘(57)과 유전막(59)과 제3폴리실리콘층(61)을 순차적으로 형성한 다음 상기 제3폴리실리콘층(61)이 도전성을 가지도록 불순물을 주입하는 제4공정과, 상기 스토리지 전극(55)이 형성된 영역을 포함하고 상기 소오스 접속영역(53) 에 이웃하는 두 게이트 전극(45a, 45b) 상부 사이에 걸치는 영역을 제외한 나머지 영역의 상기 제2폴리실리콘(57)과 유전막(59)과 제3폴리실리콘층(61)을 동시에 식각하여 플레이트전극(65)을 형성하는 제4공정을 구비하여 상기 공정들이 순차적으로 이루어짐을 특징으로 하는 적층형 캐패시터 셀의 제조방법.
2. 제1항에 있어서, 상기 제2폴리실리콘층(57)의 두께가 (100-500Å)임을 특징으로 하는 적층형 캐패시터 셀의 제조방법.
3. 제1항에 있어서, 상기 유전막(59)이 산화막 또는 산화막과 질화막으로 이루어지는 복합층 또는 탄탈륨 옥사이드(Ta₂O₅)로 형성됨을 특징으로 하는 적층형 캐패시터 셀의 제조방법.
4. 제1항에 있어서, 상기 제1폴리실리콘층(55)과 제3폴리실리콘층(61)에 도전성을 가지는 불순물을 주입하는 공정이 각각 스토리지 전극(55) 패턴 형성후, 플레이트전극(61) 패턴 형성후에 실시될 수 있음을 특징으로 하는 적층형 캐패시터 셀의 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.