KR910020911A - 반도체기억장치 - Google Patents

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아오이 죠이치
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Abstract

내용 없음

Description

반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예를 나타낸 등가회로도, 제3도는 본 발명의 제2실시예를 나타낸 등가회로도, 제4도는 제3도에 나타낸 셀의 구조를 나타낸 단면도, 제5도는 펄스발생회로의 일예를 나타낸 회로도.

Claims (8)

  1. 전류통로의 한끝이 비트선(BL)에 접속되고 메모리셀을 선택하는 제1트랜지스터(Q1)와, 이 제1트랜지스터(Q1)에 의해 선택되고 기억데이터에 따라 도통, 비도통이 결정되는 제2트랜지스터(Q2), 기억데이터의 독출시에 상기 제2트랜지스터(Q2)에 소정레벨의 전압을 공급하는 펄스발생수단(11), 상기 제2트랜지스터(Q2)가 도통되는 경우에 도통되어 상기 비트선(BL)에 전류를 공급하는 제3트랜지스터(Q3)를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 제2, 제3트랜지스터(Q2, Q3)는 박막으로 구성되고, 상기 제3트랜지스터(Q3)의 게이트전극을 제2트랜지스터(Q2)의 채널영역으로 형성한 것을 특징으로 하는 반도체기억장치.
  3. 제1항에 있어서, 상기 제2, 제3트랜지스터(Q2, Q3)는 폴리실리콘으로 구성되고, 상기 제2, 제3트랜지스터(Q2, Q3)의 채널영역은 저불순물 농도로 되어 있는 것을 특징으로 하는 반도체기억장치.
  4. 제1항에 있어서, 상기 펄스발생수단(11)은 기억데이터의 독출시에 선택트랜지스터(Q1)가 선택되기 전에 상기 제2트랜지스터(Q2)에 소정레벨의 공급하고, 선택트랜지스터의 선택이 해제되기 전에 상기 전압을 차단함으로써 재기입을 행하는 펄스신호를 출력하는 것을 특징으로 하는 반도체기억장치.
  5. MOS형의 선택트랜지스터(Q1)와, 이 선택트랜지스터(Q1)의 한쪽이 확산층상에 형성되고 제1트랜지스터의 게이트전극을 구성하는 제1반도체층(13), 이 제1반도체층(13)상에 절연막을 매개로 설치되고 상기 제1반도체층(13)과 대응되는 부분이 저불순물농도의 채널영역으로 되며 그 외의 부분은 고불순물농도의 플레이트전극(PL)으로 되고 기억데이터의 독출시에 고레벨로 되는 제2반도체층(14), 이 제2반도체층(14)상에 절연막을 매개로 설치되고 상기 제2반도체층(14)과 대응되는 부분이 저불순물농도의 채널영역으로 되며 이 채널 영역의 한끝에 위치하는 고불순물농도의 영역이 상기 제1반도체층(13)에 접속되고 채널영역의 다른끝에 위치하는 고불순물농도의 영역이 상기 플레이트전극(PL)에 접속된 제3반도체층(15)을 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 제1 내지 제3반도체층(13∼15)이 폴리실리콘으로 구성된 것을 특징으로 하는 반도체기억장치.
  7. 제5항에 있어서, 상기 제3반도체층(15)이 비정질실리콘으로 구성된 것을 특징으로 하는 반도체 기억장치.
  8. 제5항에 있어서, 상기 제1 내지 제3반도체층(13∼15)이 단결정실리콘으로 구성된 것을 특징으로 하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910008230A 1990-05-24 1991-05-22 반도체 소자의 워드라인 형성방법 KR950008385B1 (ko)

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