KR900019121A - 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이 장치 - Google Patents

마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이 장치 Download PDF

Info

Publication number
KR900019121A
KR900019121A KR1019890006409A KR890006409A KR900019121A KR 900019121 A KR900019121 A KR 900019121A KR 1019890006409 A KR1019890006409 A KR 1019890006409A KR 890006409 A KR890006409 A KR 890006409A KR 900019121 A KR900019121 A KR 900019121A
Authority
KR
South Korea
Prior art keywords
master
cell
slave
region
macrocell
Prior art date
Application number
KR1019890006409A
Other languages
English (en)
Other versions
KR920008118B1 (en
Inventor
마사야 다마무라
신지 에모리
요시오 와다나베
이사오 시모쓰하마
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP11763588A external-priority patent/JP2659552B2/ja
Priority claimed from JP63117636A external-priority patent/JP2578164B2/ja
Priority claimed from JP63117637A external-priority patent/JPH01287947A/ja
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR900019121A publication Critical patent/KR900019121A/ko
Application granted granted Critical
Publication of KR920008118B1 publication Critical patent/KR920008118B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/086—Emitter coupled logic
    • H03K19/0866—Stacked emitter coupled logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음

Description

마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 게이트 어레이장치의 제1실시예에 사용되는 2종류의 마크로셀을 나타낸 도면, 제14도는 본 발명의 기본개념을 설명하기 위한 본 발명에 의한 게이트 어레이장치의 제2실시예를 나타내는 평면도, 제15도는 제2실시예를 상세히 설명하는 평면도, 제16도는 제2실시예의 마크로셀 영역내의 신호 흐름 개략도.

Claims (20)

  1. 상호 결선을 형성하는 것에 따라 임의의 논리회로를 형성하는 게이트 어레이 장치에서, 거의 장방형 형상을 갖는 반도체칩과, 상기 반도체칩의 주변 부분에서 형성되는 다수의 입력단자들을 포함하는 입력단자 영역과, 상기 반도체칩의 주변부분에서 형성되는 다수의 출력단자들을 포함하는 출력단자 영역과, 그리고 상기 반도체칩의 중앙부에 형성되는 다수의 마크로셀을 포함하는 마크로셀 영역을 포함하며, 상기 마크로셀은 제1마크로셀과 제2마크로셀을 포함하며, 상기 제1마크로셀 각각은 마스터 슬래이브 플립플롭 회로의 마스터부를 형성하기 위한 최소수의 소자를 포함하며, 각각의 상기 제2마크로셀은 마스터 슬래이브 플립플롭 회로의 슬래이브 부를 형성하기 위한 최소수의 소자를 포함하며, 상기 제1마크로셀과 상기 제2마크로셀은 마크로셀 쌍을 만들며 또한 상기 마크로셀 영역내에 규칙적으로 배치되는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브 셀 형성용 마크로셀을 갖는 게이트 어레이 장치.
  2. 제1항에서, 상기 미크로셀 영역은 교호로 배열되는 상기 제1마크로셀의 로우와 상기 제2마크로셀의 로우를 포함하는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브 셀형성용 마크로셀을 갖는 게이트 어레이 장치.
  3. 제1항에서, 상기 마크로셀 영역은 기본로우패턴의 반복을 포함하며, 상기 기본로우 패턴은 상기 제1마크로 셀의 로우, 상기 제2마크로셀의 로우, 상기 제2마크로셀의 로우 그리고 상기 제1마크로셀의 로우로 되어 있는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슐래이브 셀 형성용 마크로셀을 갖는 게이트 어레이장치.
  4. 제1항에서, 상기 마크로셀 영역은, 경계로 구획된 제1영역과 제2영역으로 되어 있으며, 상기 제1 및 제2마크로셀은 경계 부근에 대칭 배열형상을 갖고 있는 것이 특징인 마스터 슬래이브 플립플롭회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이장치.
  5. 제1항에서, 상기 마크로셀은 제3마크로셀을 포함하며, 상기 제1마크로셀 제3마크로셀은 상기 마크로셀 영역내에 규칙적인 배열을 갖고 있는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브 셀 형성용 마크로셀을 갖는 게이트 어레이장치.
  6. 제5항에서, 상기 제3마크로셀 각각은 바이어스 전원회로 형성용 최소수의 소자를 포함하는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이 장치.
  7. 제1항에서, 상기 반도체칩은 제1~제4측면들을 순차로 갖고 있으며, 상기 입력단자 영역은 상기 반도체칩의 제1측면을 따라 배열되며, 상기 출력단자 영역은 상기 반도체칩의 제3측면을 따라 배열되며 상기 제1측면은 제3측면과 마주대하는 것이 특징인 마스터 슬래이브 플립플롭회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이 장치.
  8. 제7항에서, 상기 제1 및 제2마크로셀은 상기 반도체칩의 제1측면과 상면하는 그의 측면상에 입력들을 그리고 상기 반도체칩의 제3측면과 상면하는 그의 측면상에 출력들을 갖고 있는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이 장치.
  9. 제7항에서, 상기 입력단자 영역은 상기 반도체 칩의 제1측면과 제2 및 제4측면들의 부분들을 따라 연속적으로 배열되는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이 장치.
  10. 제7항에서, 상기 출력단자 영역은 상기 반도체칩의 제3측면과 제2 및 제4측면들의 부분들을 따라 연속으로 배열되는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이 장치.
  11. 제7항에서, 상기 입력단자 영역은 상기 반도체칩의 제1측면과 제2 및 제4측면들의 부분들을 따라 연속으로 배열되며 또한 상기 출력단자영역은 상기 입력단자 영역의 거의 U형과 마주대하도록 제3측면과 제2 및 제4측면 부분들을 따라 배열되는 거의 U형상을 갖는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이장치.
  12. 제11항에서, 상기 마크로셀 영역은 상기 입력 단자 영역이 거의 U형내에 위치되는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브 셀 형성용 마크로셀을 갖는 게이트 어레이 장치.
  13. 제12항에서, 상기 셀 영역은 경계상에 구분된 제1영역과 제2영역으로 구성되며, 상기 제1영역은 상기 반도체칩의 제2측면에 가깝게 배치되며, 상기 제2영역은 상기 반도체칩의 제4측면에 가깝게 배치되며, 상기 제1 및 제2마크로셀은 경계부근에 대칭형 배열을 갖는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브 셀 형성용 마크로셀을 갖는 게이트 어레이 장치.
  14. 제12항에서, 다수의 출력버퍼들을 포함하는 출력 버퍼 영역을 더 포함하며, 상기 출력버퍼 영역은 상기 마크로셀 영역과 상기 출력단자 영역간의 상기 출력단자 영역의 거의 U형내에 위치되는 것이 특징인 마스터 슬래이브 플립플로 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이장치.
  15. 제7항에서, 상기 입력단자 영역과 상기 출력단자 영역의 적어도 하나는 전원단자들을 더 포함하는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이장치.
  16. 제7항에서, 상기 입력단자 영역과 상기 출력단자 영역간에 형성되는 전원단자 영역을 더 포함하며 상기 전원단자 영역은 적어도 하나의 전원단자를 포함하는 것이 특징인 마스터 슬래이브 플립플롭회로의 마스터와 슬래이브셀 마크로셀을 갖는 게이트 어레이장치.
  17. 제7항에서 상기 반도체칩은 순차적으로 제1~제4측면들을 가지며, 상기 입력단자 영역은 상기 반도체칩의 제1 및 제2측면들을 따라 배열되며, 상기 출력단자 영역은 상기 반도체칩의 제3 및 제4측면들을 따라 배열되는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브 셀 형성용 마크로셀을 갖는 게이트 어레이 장치.
  18. 제17항에서, 다수의 출력버퍼들을 포함하는 출력버퍼 영역을 더포함하며, 상기 출력버퍼 영역은 상기 출력단자 영역을 따라 위치되며, 상기 출력 버퍼 영역의 출력버퍼들 각각은 상기 출력단자 영역의 출력단자들중 하나에 대응하는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이장치.
  19. 제1항에서, 상기 제1마크로셀 각각은 상기 제2마크로셀 각각에 의해 점유된 면적보다 큰 면적으로 상기 마크로셀 영역내에 점유되는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이장치.
  20. 제1항에서, 상기 반도체칩의 상기 마크로셀영역과 상기 출력단자 영역간에 형성되는 상호결선영역을 더 포함하며, 상기 상호 결선 영역은 임의의 논리회로를 형성할시에 상호 결선들을 교차함이 없이 형성되는 것이 특징인 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8906409A 1988-05-13 1989-05-13 Gate array device having macro cells for forming master and slave cells of master-slave f/f circuit KR920008118B1 (en)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP11763588A JP2659552B2 (ja) 1988-05-13 1988-05-13 ゲートアレイ回路装置
JP63-117636 1988-05-13
JP63117636A JP2578164B2 (ja) 1988-05-13 1988-05-13 ゲートアレイ装置
JP63-117637 1988-05-13
JP63-117635 1988-05-13
JP63117637A JPH01287947A (ja) 1988-05-13 1988-05-13 ゲートアレイｉｃ装置

Publications (2)

Publication Number Publication Date
KR900019121A true KR900019121A (ko) 1990-12-24
KR920008118B1 KR920008118B1 (en) 1992-09-22

Family

ID=27313421

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8906409A KR920008118B1 (en) 1988-05-13 1989-05-13 Gate array device having macro cells for forming master and slave cells of master-slave f/f circuit

Country Status (3)

Country Link
US (1) US4933576A (ko)
EP (1) EP0342131A3 (ko)
KR (1) KR920008118B1 (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
JP2509696B2 (ja) * 1989-04-26 1996-06-26 株式会社東芝 ゲ―トアレ―半導体集積回路装置
FR2653952A1 (fr) * 1989-10-31 1991-05-03 Thomson Composants Microondes Circuit integre logique prediffuse comportant au moins un amplificateur.
US5003204A (en) * 1989-12-19 1991-03-26 Bull Hn Information Systems Inc. Edge triggered D-type flip-flop scan latch cell with recirculation capability
US5272101A (en) * 1990-04-12 1993-12-21 Actel Corporation Electrically programmable antifuse and fabrication processes
US5552627A (en) * 1990-04-12 1996-09-03 Actel Corporation Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers
US5543656A (en) * 1990-04-12 1996-08-06 Actel Corporation Metal to metal antifuse
US5614756A (en) * 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5541441A (en) * 1994-10-06 1996-07-30 Actel Corporation Metal to metal antifuse
US5381035A (en) * 1992-09-23 1995-01-10 Chen; Wenn-Jei Metal-to-metal antifuse including etch stop layer
US5132571A (en) * 1990-08-01 1992-07-21 Actel Corporation Programmable interconnect architecture having interconnects disposed above function modules
US6171512B1 (en) 1991-02-15 2001-01-09 Canon Kabushiki Kaisha Etching solution for etching porous silicon, etching method using the etching solution and method of preparing semiconductor member using the etching solution
US5313119A (en) * 1991-03-18 1994-05-17 Crosspoint Solutions, Inc. Field programmable gate array
EP0558176A1 (en) * 1992-02-26 1993-09-01 Actel Corporation Metal-to-metal antifuse with improved diffusion barrier layer
EP0592078A1 (en) * 1992-09-23 1994-04-13 Actel Corporation Antifuse element and fabrication method
JPH06125067A (ja) * 1992-10-12 1994-05-06 Mitsubishi Electric Corp 半導体集積回路及びその設計方法
US5308795A (en) * 1992-11-04 1994-05-03 Actel Corporation Above via metal-to-metal antifuse
US5373169A (en) * 1992-12-17 1994-12-13 Actel Corporation Low-temperature process metal-to-metal antifuse employing silicon link
US5449947A (en) * 1993-07-07 1995-09-12 Actel Corporation Read-disturb tolerant metal-to-metal antifuse and fabrication method
US5581111A (en) * 1993-07-07 1996-12-03 Actel Corporation Dielectric-polysilicon-dielectric antifuse for field programmable logic applications
US5498895A (en) * 1993-07-07 1996-03-12 Actel Corporation Process ESD protection devices for use with antifuses
US5369054A (en) * 1993-07-07 1994-11-29 Actel Corporation Circuits for ESD protection of metal-to-metal antifuses during processing
US5856234A (en) * 1993-09-14 1999-01-05 Actel Corporation Method of fabricating an antifuse
US5485031A (en) * 1993-11-22 1996-01-16 Actel Corporation Antifuse structure suitable for VLSI application
US5633189A (en) * 1994-08-01 1997-05-27 Actel Corporation Method of making metal to metal antifuse
US5629636A (en) * 1994-10-19 1997-05-13 Crosspoint Solutions, Inc. Ram-logic tile for field programmable gate arrays
US5465055A (en) * 1994-10-19 1995-11-07 Crosspoint Solutions, Inc. RAM-logic tile for field programmable gate arrays
US5592016A (en) * 1995-04-14 1997-01-07 Actel Corporation Antifuse with improved antifuse material
KR100252447B1 (ko) * 1995-06-02 2000-04-15 아르므 엠. 무센 융기된텅스텐플러그앤티퓨즈및제조공정
US5986322A (en) * 1995-06-06 1999-11-16 Mccollum; John L. Reduced leakage antifuse structure
US5741720A (en) * 1995-10-04 1998-04-21 Actel Corporation Method of programming an improved metal-to-metal via-type antifuse
JP3676656B2 (ja) * 2000-07-24 2005-07-27 Ｎｅｃエレクトロニクス株式会社 半導体集積回路及びその動作方法
JP5724408B2 (ja) * 2011-01-27 2015-05-27 富士通セミコンダクター株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4207556A (en) * 1976-12-14 1980-06-10 Nippon Telegraph And Telephone Public Corporation Programmable logic array arrangement
JPS60953B2 (ja) * 1977-12-30 1985-01-11 富士通株式会社 半導体集積回路装置
EP0074805B2 (en) * 1981-09-10 1992-03-11 Fujitsu Limited Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers
JPS5890758A (ja) * 1981-11-25 1983-05-30 Mitsubishi Electric Corp 相補形集積回路装置
GB2122417B (en) * 1982-06-01 1985-10-09 Standard Telephones Cables Ltd Integrated circuits
JPS5969948A (ja) * 1982-10-15 1984-04-20 Fujitsu Ltd マスタ−スライス型半導体集積回路
US4593205A (en) * 1983-07-01 1986-06-03 Motorola, Inc. Macrocell array having an on-chip clock generator
JPS6017932A (ja) * 1983-07-09 1985-01-29 Fujitsu Ltd ゲ−ト・アレイ
US4864381A (en) * 1986-06-23 1989-09-05 Harris Corporation Hierarchical variable die size gate array architecture
US4760289A (en) * 1986-08-04 1988-07-26 International Business Machines Corporation Two-level differential cascode current switch masterslice
JP2570796B2 (ja) * 1987-03-27 1997-01-16 住友化学工業株式会社 ４−ヒドロキシ−２−シクロペンテノン誘導体の製造法
JPH0815210B2 (ja) * 1987-06-04 1996-02-14 日本電気株式会社 マスタスライス方式集積回路

Also Published As

Publication number Publication date
US4933576A (en) 1990-06-12
KR920008118B1 (en) 1992-09-22
EP0342131A3 (en) 1991-08-07
EP0342131A2 (en) 1989-11-15

Similar Documents

Publication Publication Date Title
KR900019121A (ko) 마스터 슬래이브 플립플롭 회로의 마스터와 슬래이브셀 형성용 마크로셀을 갖는 게이트 어레이 장치
US20210297068A1 (en) Flip-flop with delineated layout for reduced footprint
US5923060A (en) Reduced area gate array cell design based on shifted placement of alternate rows of cells
KR900008648B1 (ko) 반도체집적회로장치
KR890004569B1 (ko) 마스터 슬라이스형 반도체장치
US4816887A (en) CMOS gate array with orthagonal gates
JPH0785501B2 (ja) マスタ・スライス集積回路
US4750027A (en) Master slice semiconductor device
US4644187A (en) Gate array basic cell
JPH058585B2 (ko)
KR840008540A (ko) 바이폴라트랜지스터와 mos 트랜지스터가 혼재하는 반도체 집적회로장치
KR900004014A (ko) 게이트 어레이
KR920018945A (ko) 세미커스텀 반도체 집적회로의 매크로셀 설계법
KR950007060A (ko) 게이트어레이 lsi
CA1187624A (en) Basic cell for integrated circuit gate arrays
JPH0578190B2 (ko)
JP2761052B2 (ja) スタンダードセルの配置方法
JP2659552B2 (ja) ゲートアレイ回路装置
JPH04127556A (ja) 半導体集積回路
GB2122417A (en) Integrated circuits
JPH03155669A (ja) ゲートアレイ装置
JPH02284468A (ja) ゲートアレイ型半導体集積回路
JPH01287947A (ja) ゲートアレイｉｃ装置
KR920015375A (ko) 반도체 기억 장치
JPH01152642A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030915

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee