JP2659552B2 - ゲートアレイ回路装置 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 高速動作を行うゲートアレイ回路装置に関し， 動作速度を高くすることのできるゲートアレイ回路装
置を提供することを目的とし， 一対の対向辺のそれぞれから内側に向かって、入力端
子領域−マスタスレーブフリップフロップ（FF）のマス
タ部−マスタスレーブFFのスレーブ部と方向性をもって
配置するように構成する。

［産業上の利用分野］ 本発明はゲートアレイ回路装置に関し、特に高速動作
を行うゲートアレイ回路装置に関する。

近年、開発期間の短さや、開発費の安価なこと等の利
点により、ゲートアレイの需要が増加している。需要の
増加と共にゲートアレイに対する新たな要求も出てきて
いるが、その中に高速動作の要求がある。

［従来の技術］ 従来のゲートアレイは汎用性を優先して設計がなされ
ていた。どこからでも信号の入出力が行え、マクロセル
アレイのどこにでも所望の回路を作れることが凡用性の
ためには好ましく、対称性均一性の高い構成を採用して
いた。

第９図に従来技術によるゲートアレイ装置の構成例を
概略的に示す。方形のチップ101の周辺部には入出力信
号用および電源用の端子102が配列されている。端子102
の内側に配線領域103を介して、入出力I/O部104が配置
されている。

入出力部104には、入出力信号専用のセルが設けられ
ている。中央部にマクロセルのアレイ105が設置されて
いる。マクロセルは論理回路を構成する単位のセルで、
１つのマクロセルで通常OR回路、NOR回路、排地的OR/NO
R回路、ないしAND/NAND回路等を構成できる。アレイ105
は同一構成のマクロセルのマクトリス状規則的配置で構
成され、マクロセル間を選択的に配線で接続することに
より任意の論理回路を構成する。

ゲートアレイ装置内での信号の流れは、第10図に示す
ように、出力端子102から入力した信号がI/O部104の入
力セルを介し、又は直接に内部のマクロセルアレイ105
に供給され、論理演算されて、I/O部104の出力セルを介
して出力端子102に供給される。

一般的にゲートアレイは、同一構成のマクロセルをア
レイ状に配置する。同一構成マクロセルであることによ
り、位置的に制約がなくなり、任意の回路をセルアレイ
中どこにも構成できる。

一方，回路動作の高速性の面からみると多数のセルを
使うより、１つのセルでまかなう方が優れている。

例えば、基本ゲートしか構成できないセルで、マスタ
スレーブフリップフロップFF回路を作る場合、第11図の
ようにゲートを８個（セルを８個）必要とする。信号が
多数のゲートを通るため、動作速度の低下につながる。

近年、高速動作の面からセル数を減らすことが望ま
れ,1つのマクロセルで種々の回路を構成できるようにす
るため、マクロセル内の素子（トランジスタ，抵抗等）
の数が増加し、セルサイズが大きくなっている。

一般にゲートアレイで最も素子を必要とするのはマス
タスレーブフリップフロップ回路である。マスタスレー
ブフリップフロップ回路のマスタ部とスレーブ部とは、
極めて相似性の高い構成をしているので１つのマスタス
レーブFFを２つの同一構成のマクロセルで構成すること
が行われている。

［発明が解決しようとする課題］ 従来の対称性の高い構成の汎用性ゲートアレイ回路装
置は動作速度を高くし難い。

本発明の目的は動作速度を高くすることのできるゲー
トアレイ回路装置を提供することである。

また、従来の対称性の高い構成の汎用性ゲートアレイ
回路装置は信号の流れがチップ上でランダムになり易
い。

本発明の他の目的は信号の流れに一定の方向性がある
ゲートアレイ回路を提供することである。方向性は入力
端子からマクロセルまで、およびマクロセルから出力端
子に関するものである。

また、従来の対称性の高い構成の汎用性ゲートアレイ
回路装置は集積度を高くし難い。

本発明の他の目的は集積度が高く、動作速度の速いゲ
ートアレイ回路装置を提供することである。

［課題を解決するための手段］ 第１図は本発明の原理図である。図中、１は入力端群
を含む入力端子領域、２は出力端子群を含む出力端子領
域、３はマスタスレーブFFのマスタ部マクロセル、４は
マスタ部３と対を形成するマスタスレーブFFのスレーブ
部マクロセル、５はマスタスレーブFFを形成できるマク
ロセル対をアレイ状に配置したマクロセル領域、６は出
力バッファ群を含む出力バッファ領域、８はマクロセル
領域の上部分である上領域、９はマクロセル領域５の下
部分である下領域である。

一対の対向辺（第１図では上下辺）から内側に向かっ
て、入力端子領域１−マスタスレーブFFのマスタ部３−
マスタスレーブFFのスレーブ部４と方向性をもって配置
する。

さらに、マクロセル領域５の上領域８と下領域９とで
マクロセル対は逆向きに配置され、ほぼ鏡面対称的な構
成を持つ。

また、出力はスレーブ部４の出力端子領域２に向いた
部分に形成する。

また、スレーブ部４はマスタ部３よりも小さな面積に
形成する。

［作用］ 信号は、入力端子領域１からマスタスレーブFFのマス
タ部３、スレーブ部４と流れるに従い、半導体チップの
対向辺から中央部にと方向性を持ったほぼ一様な流れを
形成する。方向性を持った一様な信号の流れを作ること
で配線長を均一にし、短くしやすい。

マクロセル領域５の上領域８と下領域９とでマクロセ
ルをほぼ鏡面対称的な構成とすると、信号の流れを上の
部分と下の部分とでほぼ対称的にできる。対称なので設
計が容易である。

出力はスレーブ部４の出力部端子領域２に向いた部分
に形成すると、マクロセル領域５から出力端子領域２へ
の信号の流れも揃えやすく、短くしやすい。

スレーブ部はマスタ部よりも小さな面積に形成すると
集積度を向上しやすい。

［実施例］ 本発明の１実施例によるゲートアレイ回路装置を第２
図に示す。

半導体チップ10は、第１の辺11、第２の辺12、第３の
辺13、第４の辺14の４つの辺を持つ方形形状を有し、４
辺に沿う周辺領域に端子群を配置している。入力端子15
に群を含む入力端子領域１は第２の辺12の全長と隣接す
る対向辺対である第１の辺11と第３の辺13の第２の辺12
に近い部分に沿った１つの連続周辺領域として形成され
ている。出力端子16の群を含む出力端子領域２は入力端
子領域１と対向して第４の辺14と隣接する対向辺対であ
る第１の辺11と第３の辺13の第４の辺14に近い部分に沿
った１つの連続周辺領域として形成される。入力端子領
域１の第１の辺11、第３の辺13に沿った部分間に挾まれ
る領域（または入力端子領域１に囲まれる領域）にマク
ロセル領域５が形成されている。このマクロセル領域５
内で、図中上半分の上領域８には、第１の辺11に近い方
から下に、マスタ用マクロセル３の列、スレーブ用マク
ロセル４の列が配置され、図中下半分の下領域９には第
３の辺13に近い方から上に、マスタ用にマクロセル３の
列、スレーブ用マクロセル４の列が配置されている。こ
こで、マスタ用マクロセル３はマスタスレーブFFのマス
タ部を作ることのできるマクロセルであり、スレーブ用
マクロセル４はマスタスレーブFFのスレーブ部を作るこ
とのできるマクロセルである。

マクロセル領域５と出力端子領域２との間には出力バ
ッファ17の群を含む出力バッファ領域６が形成されてい
る。

マスタスレーブFFにおいては、入力信号はマスタ部に
印加され、出力信号はスレーブ部から供給される。した
がって、信号は一般的に上下の辺11、13から中央部に向
う方向に流れる。このため、信号線長を短く、均一にし
易い。

なお、入力端子15の群と出力端子16の群とが分離して
配置されているので、入出力端子間の干渉は低減する。

また、マスタスレーブFFのマスタ部とスレーブ部とは
それぞれ専用のマクロセルで構成されるので、スレーブ
部マクロセル４はマスタ部マクロセル３よりも少ない素
子数、小さな占有面積で構成できる。このため、不使用
素子数を減らし、集積度を向上することができる。

第３図にマスタ部マクロセル３とスレーブ部マクセル
４との例を示す。

マスタスレーブフリップフロップ回路のマスタ部を作
ることのできるマクロセル３は、トランジスタ15ケ、ダ
イオード１ケ、抵抗７ケから構成されている。マスタス
レーブ型フリップフロップ回路のマスタ部を構成した時
の未使用素子数は０ケである。

マスタスレーブ型フリップフロップ回路のスレーブ部
を構成できるマクロセル４は、トランジスタ10個、ダイ
オード１個、抵抗７個から構成されている。他の回路を
作る便宜を考慮して、FFのスレーブ部を構成するのに必
要最少限の素子数よりもトランジスタ１個、ダイオード
１個、抵抗１個分余分に含んでいる。マスタ部マクロセ
ル３に比べてスレーブ部４は素子数が少なく、セル面積
も小さい。マクロセル３とマクロセル４とは対を形成し
て近接配置されている。

第３図においては大きなマクロセル３と小さなマクロ
セル４とは同じ高さをもつよう構成され、小さなマクロ
セル４は大きなマクロセル３よりも横幅が狭く構成され
ている。このため、占有面積が小さくなっている。

第４図は第３図のマスタスレーブFF用のマクロセル対
でマスタスレーブFFを構成した時の配置と配線の例を示
す。第２図に示すマクロセル領域５の上領域８内で用い
る場合に該当する。上方にあるマスタ部マクロセル３の
左辺から入力信号が入り、下方にあるスレーブ部マクロ
セル４の右辺から出力信号がでる。マクロセル領域５の
下領域９内で用いる場合は、第４図の下辺に鏡面をおい
て、鏡面対称とした構成にするのがよい。すなわち下方
のマスタ部マクロセルの左辺から入力信号が入り上方の
スレーブ部マクロセルの右辺から出力信号が出る。この
様子を模式的に第５図に示す。このようにマクロセル領
域の構成を上半分と下半分で鏡像的関係にあるように
し、出力信号の出る方向を１つとすることにより、全体
として信号が上下辺から中央に集まり次に出力端子に向
ってほぼ並行して（互いに交叉せずに）走るようにする
ことができる。このような方向づけによって、信号の配
線長を概ね均一化し易くなる。

第１図、第２図では、マクロセル領域の上領域８、下
領域９にそれぞれ１列にマスタスレーブFF用マクロセル
対を配置した。これは基本的概念を明確に示すための簡
単化された配置であり、これに限らないことは言うまで
もない。

第６図はマクロセル領域５の上領域８と下領域９とに
それぞれマスタスレーブFF用マクロセル対を２列配した
場合を示す。

このようなゲートアレイに具体的に論理回路を構成す
る例を第７図、第８図に示す。

第７図は構成しようとする論理回路であり、21はOR/N
ORゲート、22、23はフリップフロップ、24、25は出力用
ゲートである。

第８図は第７図の論理回路を第６図のゲートアレイを
用いて構成した例である。入力端子15−１をデータ入力
端子、隣りの入力端子15−２をクロック信号入力端子と
し、マクロセル対を３つ使ってOR/NOR21、フリップフロ
ップ22、23を構成している。各マクロセルにおいて入力
は左側から入り、出力は右側に出る。フリップフロップ
22、23の出力は右側に近接配置される出力バッファ17−
１、17−２に形成された出力ゲートを介してさらにその
右側に近接配置された出力端子16−１、16−２に供給さ
れる。

［発明の効果］ 本発明によれば、信号の流れに一定の方向性が生じ、
配線長を概ね均一にし、かつ短くすることが可能なゲー
トアレイ回路装置が得られる。

ほぼ鏡面対称の構成を用いれば、設計も容易で特別の
手間を要しない。

マクロセルの出力を出力端子領域に向いた向きにする
ことによりマクロセルから出力端子までの信号の流れも
概ね均一にし、かつ短くし易い。

スレーブ用マクロセルの面積を小さくすることにより
集積度も上げられる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例によるゲートアレイ回路装置の
上面図、 第３図、第４図はマスタスレーブFFマクロセル対の構成
例と配線例を示す上面図、 第５図はマクロセル領域での信号の流れを示す概略上面
図、 第６図は他の実施例によるゲートアレイ回路装置の上面
図、 第７図は論理回路の例を示すブロック線図、 第８図は第７図の論理回路を第６図のチップ上に構成し
た例を示す概略上面図、 第９図は従来技術によるゲートアレイの概略上面図、 第10図はゲートアレイ装置内での信号の流れを示すブロ
ック図、 第11図は基本ゲートで構成したマスタスレーブFFを示す
ブロック回路図である。 図において １……入力端子領域 ２……出力端子領域 ３……マスタスレーブFF用マクロセル対のマスタ部 ４……マスタスレーブFF用マクロセル対のスレーブ部 ５……マクロセル領域 ６……出力バッファ領域 ８……上領域 ９……下領域 10……半導体チップ 11……第１の辺 12……第２の辺 13……第３の辺 14……第４の辺 15……入力端子 16……出力端子 17……出力バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 玉村 雅也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−176136（ＪＰ，Ａ) 特開 昭63−152145（ＪＰ，Ａ) 特開 昭63−293853（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】連続する第１、第２、第３、第４の４つの
   辺を有する方形状の半導体チップに集積したゲートアレ
   イ回路装置であって、 半導体チップの該第２の辺と第２の辺に隣接する対向辺
   である該第１、第３の辺の少なくとも一部とに沿う周辺
   部に形成され、入力端子群を含む入力端子領域（１）
   と、 前記入力端子領域（１）の該第１、第３の辺に沿う部分
   に挾まれて形成され、アレイ状に配置されたマスタスレ
   ーブ型フリップフロップを構成できるマクロセル対群を
   含むマクロセル領域であって、前記第１の辺に近いマク
   ロセル領域の第１部分ではマクロセル対のマスタ部が第
   １の辺に近い位置に、スレーブ部がマスタ部に隣接して
   第１の辺からより離れ半導体チップの中央側に配置さ
   れ、前記第３の辺に近いマクロセル領域を第２部分では
   マクロセル対のマスタ部が第３の辺に近い位置に、スレ
   ーブ部がマスタ部に隣接して第３の辺からより離れ半導
   体チップの中央側に配置されているマクロセル領域
   （５）と、 少なくとも前記第４の辺に沿う周辺部に形成され、出力
   端子群を含む出力端子領域（２）と、 前記マクロセル領域（５）と前記出力端子領域（２）と
   の間に形成され、出力バッファ群を含む出力バッファ領
   域（６）と、 を有することを特徴とするゲートアレイ回路装置。
2. 【請求項２】前記第１部分のマクロセル対と、前記第２
   部分のマクロセル対とがほぼ鏡面対称の構成を有するこ
   とを特徴とする請求項１記載のゲートアレイ回路装置。
3. 【請求項３】前記第１部分、前記第２部分のいずれに於
   いても、マクロセル対の出力はスレーブ部の第４の辺に
   向いた辺に形成されていることを特徴とする請求項１記
   載のゲートアレイ回路装置。
4. 【請求項４】前記マクロセル対のスレーブ部の面積がマ
   スタ部の面積よりも小さいことを特徴とする請求項１記
   載のゲートアレイ回路装置。