JPH01287947A - ゲートアレイｉｃ装置 - Google Patents
ゲートアレイｉｃ装置Info
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- JPH01287947A JPH01287947A JP63117637A JP11763788A JPH01287947A JP H01287947 A JPH01287947 A JP H01287947A JP 63117637 A JP63117637 A JP 63117637A JP 11763788 A JP11763788 A JP 11763788A JP H01287947 A JPH01287947 A JP H01287947A
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- Japan
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- chip
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract 2
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 abstract description 4
- 238000009751 slip forming Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
高速信号処理を行う高速ゲートアレイＩＣ装置に関し、
入出力間での信号干渉が少なく、信号配線の長さが均一
化し易い構造のゲートアレイＩＣ装置を提供することを
目的とし、 半導体のＩＣチップに集積されたゲートアレイＩＣ装置
であって、ＩＣチップの周辺部の１つの連続した領域で
形成され、高速信号の印加される入力端子群を備えた入
力端子群領域と、ＩＣチップの周辺部で、前記入力端子
領域と対向する位置に１つの連続した領域として形成さ
れ、高速信号を出力する出力端子群を備えた出力端子領
域と、を有するように構成する。
化し易い構造のゲートアレイＩＣ装置を提供することを
目的とし、 半導体のＩＣチップに集積されたゲートアレイＩＣ装置
であって、ＩＣチップの周辺部の１つの連続した領域で
形成され、高速信号の印加される入力端子群を備えた入
力端子群領域と、ＩＣチップの周辺部で、前記入力端子
領域と対向する位置に１つの連続した領域として形成さ
れ、高速信号を出力する出力端子群を備えた出力端子領
域と、を有するように構成する。
［産業上の利用分野］
本発明はゲートアレイＩＣ装置に関し、特に高速信号処
理を行う高速ゲートアレイＩＣ装置に関する。
理を行う高速ゲートアレイＩＣ装置に関する。
ゲートアレイＩＣは、顧客参加の開発体系を取り易いこ
と、開発費が安価なこと、納期が短いこと等の利点を有
しており、需要が急速に増大している。この為、種々の
汎用ゲートアレイＩＣが開発、提供されている。一方で
、光伝送や高速計測器等、超高速信号を扱う特殊な分野
では、高速性の要求に加え、さらに低雑音波形、低スキ
ュー（ｓ ｋ ｅ ｗ ）特性の実現も要求されている
。
と、開発費が安価なこと、納期が短いこと等の利点を有
しており、需要が急速に増大している。この為、種々の
汎用ゲートアレイＩＣが開発、提供されている。一方で
、光伝送や高速計測器等、超高速信号を扱う特殊な分野
では、高速性の要求に加え、さらに低雑音波形、低スキ
ュー（ｓ ｋ ｅ ｗ ）特性の実現も要求されている
。
［従来の技術］
従来の汎用ゲートアレイＩＣは、全ての信号端子で入出
力を可能とし、同一構成のマクロセルを ゛マＩ−
リクス状に配置して、自由な回路配置、配線を可能とし
て、設計の自由度を優先する構造を有している。
力を可能とし、同一構成のマクロセルを ゛マＩ−
リクス状に配置して、自由な回路配置、配線を可能とし
て、設計の自由度を優先する構造を有している。
第９図に従来技術によるゲートアレイ装置の構成例を概
略的に示す、短形のチップ１０１の周辺部には入出力信
号用および電源用の端子１０２が配列されている。端子
１０２の内側に配線領域１０３を介して、入出力部１０
４が配置されている１、入出力部１０４には、入出力信
号専用のセルが設けられる。中央部にマクロセルのアレ
イ１０５が設置されている。マクロセルは論理回路を構
成する単位のセルで、１つのマクロセルで通常ＯＲ回路
、ＮＯＲ回路、排他的ＯＲ／Ｎ ＯＲ回路、Ａ ＮＤ／
ＮＡＮＤ回路等を構成できる。アレイ１０５は同一構成
のマクロセルのマクトリス状規則的配置で構成され、マ
クロセル間を選択的に配線で接続することにより任意の
論理回路を構成する。
略的に示す、短形のチップ１０１の周辺部には入出力信
号用および電源用の端子１０２が配列されている。端子
１０２の内側に配線領域１０３を介して、入出力部１０
４が配置されている１、入出力部１０４には、入出力信
号専用のセルが設けられる。中央部にマクロセルのアレ
イ１０５が設置されている。マクロセルは論理回路を構
成する単位のセルで、１つのマクロセルで通常ＯＲ回路
、ＮＯＲ回路、排他的ＯＲ／Ｎ ＯＲ回路、Ａ ＮＤ／
ＮＡＮＤ回路等を構成できる。アレイ１０５は同一構成
のマクロセルのマクトリス状規則的配置で構成され、マ
クロセル間を選択的に配線で接続することにより任意の
論理回路を構成する。
ゲートアレイ装置内での信号の流れは、第１０図に示す
ように、入力端子１０２から入力した信号がＩ１０部１
０４の入力セルを介し、又は直接に内部のマクロセル１
０５に供給され、論理演算されて、Ｉ１０部の出力セル
１０４を介して出力端子１０２に供給される。
ように、入力端子１０２から入力した信号がＩ１０部１
０４の入力セルを介し、又は直接に内部のマクロセル１
０５に供給され、論理演算されて、Ｉ１０部の出力セル
１０４を介して出力端子１０２に供給される。
一般的にゲートアレイは、同一のマクロセルをアレイ状
に配置する。同一マクロセルであることにより、位置的
に制約がなくなり、任意の回路をセルアレイ中とこにで
も構成できる。
に配置する。同一マクロセルであることにより、位置的
に制約がなくなり、任意の回路をセルアレイ中とこにで
も構成できる。
一方１回路動作の高速性の面からみると多数のセルを使
うより、１つのセルでまかなう方が優れている。
うより、１つのセルでまかなう方が優れている。
例えば、基本ゲートしか構成できないセルで、マスタス
レーブフリップフロップ回路を作る場合、第１１図のよ
うにゲートを８個（セルを８個）必要とする。信号が多
数のゲートを通るため、動作速度の低下につながる。
レーブフリップフロップ回路を作る場合、第１１図のよ
うにゲートを８個（セルを８個）必要とする。信号が多
数のゲートを通るため、動作速度の低下につながる。
第９図に示すような従来のゲートアレイＩＣは。
構造の対称性が高く、たとえば矩形チップの全４辺が全
く均等な構成を有している。このため回路を設計する際
の自由度は極めて高いと言える。
く均等な構成を有している。このため回路を設計する際
の自由度は極めて高いと言える。
［発明が解決しようする課題］
しかし、ゲートアレイの４辺が全く均等であると、入出
力端子は混在した構造となり、入力から出力への配線長
もまちまちとなり易い。
力端子は混在した構造となり、入力から出力への配線長
もまちまちとなり易い。
本発明の目的は、入出力間での信号干渉が少なく、信号
配線の長さが均一化し易い構造のゲートアレイＩＣ装置
を提供することである。
配線の長さが均一化し易い構造のゲートアレイＩＣ装置
を提供することである。
また、出力バッファから出力端子までの配線長がまちま
ちになるとスキューが大きくなり易い等の問題がある。
ちになるとスキューが大きくなり易い等の問題がある。
本発明の他の目的は出力バッファから出力端子までの信
号配線の長さを均一化し易いゲートアレイＩＣ装置を提
供することである。
号配線の長さを均一化し易いゲートアレイＩＣ装置を提
供することである。
また、入出力端子間で信号干渉を起こすことがある。
本発明のさらに池の目的は入出力端子間の信号干渉をさ
らに減少することのできるゲートアレイＩＣ装！を提供
することである。
らに減少することのできるゲートアレイＩＣ装！を提供
することである。
［課題を解決するための手段］
第１図は本発明の原理説明図である０図中、１１は高速
信号を入力する入力端子群を含む入力端子領域、１２は
論理処理後の高速信号を出力する出力端子群を含む出力
端子領域、１３は論理演算を行うマクロセル群を含むマ
クロセル領域、１４は論理処理後の高速信号を出力する
出力バッファ群を含む出力バッファ領域、２２は出力バ
ッファと出力端子とを接続する配線が形成される配線領
域である。
信号を入力する入力端子群を含む入力端子領域、１２は
論理処理後の高速信号を出力する出力端子群を含む出力
端子領域、１３は論理演算を行うマクロセル群を含むマ
クロセル領域、１４は論理処理後の高速信号を出力する
出力バッファ群を含む出力バッファ領域、２２は出力バ
ッファと出力端子とを接続する配線が形成される配線領
域である。
本発明によれば、第１図を参照して、ゲートアレイＩＣ
チップ周辺部に配置された端子領域が。
チップ周辺部に配置された端子領域が。
入力端子群を配置する入力端子領域１１と出力端子群を
配置する出力端子領域１２とに分離され、相対向する周
辺部領域に配置される。
配置する出力端子領域１２とに分離され、相対向する周
辺部領域に配置される。
また、出力バッファ領域１４から出力端子領域１２への
配線は配線領域２２上で交叉をしないように配置する。
配線は配線領域２２上で交叉をしないように配置する。
また電源端子を入力端子領域１１と出力端子領域１２と
の間に配置して両端子領域を分離する。
の間に配置して両端子領域を分離する。
［作用］
入力端子群がまとめられ、出力端子群から分けて配置さ
れるので、入出力間の信号干渉が減少する。
れるので、入出力間の信号干渉が減少する。
また、両端子群を対向配置することにより、信号の流れ
に１つの方向性が付与され、配線長を均一化し易くなる
。
に１つの方向性が付与され、配線長を均一化し易くなる
。
出力バッファから出力端子への配線が交叉しないことに
より、配線長を均一化し易くなる。
より、配線長を均一化し易くなる。
入力端子群と出力端子群との間に電源端子を置いて分離
することにより、両端子群間での信号干渉を減少させる
ことができる。
することにより、両端子群間での信号干渉を減少させる
ことができる。
［実施例］
第２図に本発明の１実施例によるゲートアレイＩＣ装置
を示す、入力端子領域１１はチップ１０の下辺と両側辺
の下部に沿って分布する連続した１つの領域であり、そ
の内に複数の入力端子１５を配置している。出力端子領
域１２はチップ１０の上辺と両側辺の上部に沿って分布
する連続した１つの領域であり、その内に複数の出力端
子１６と複数の電源端子１７とを配置している。
を示す、入力端子領域１１はチップ１０の下辺と両側辺
の下部に沿って分布する連続した１つの領域であり、そ
の内に複数の入力端子１５を配置している。出力端子領
域１２はチップ１０の上辺と両側辺の上部に沿って分布
する連続した１つの領域であり、その内に複数の出力端
子１６と複数の電源端子１７とを配置している。
チップ１０の周辺部の入力端子領域１１と出力端子領域
１２との間には開隔が設けられ、そこに他の電源端子１
８が配置されている。
１２との間には開隔が設けられ、そこに他の電源端子１
８が配置されている。
チップ１０の中央部は、大きく上下に分けられて、下方
にマクロセル領域１３、上方に出力バッファ領域１４が
配置されている。マクロセル領域１３内には多数のマク
ロセル１９が規則的にマトリクスアレイ状に配置されて
いる。出力バッファ領域１４内には出力端子１６に対応
して出力バッファ２０が配置されている。
にマクロセル領域１３、上方に出力バッファ領域１４が
配置されている。マクロセル領域１３内には多数のマク
ロセル１９が規則的にマトリクスアレイ状に配置されて
いる。出力バッファ領域１４内には出力端子１６に対応
して出力バッファ２０が配置されている。
第３図に示すように高速信号は下方外側の入力端子領域
１１から下方内側のマクロセル領域１３に入って論理演
算され、上方内側の出力バッファ領域１４で増幅、波形
整形され、配線領域２２を介して上方外側の出力端子領
域１２に到達する。
１１から下方内側のマクロセル領域１３に入って論理演
算され、上方内側の出力バッファ領域１４で増幅、波形
整形され、配線領域２２を介して上方外側の出力端子領
域１２に到達する。
すなわち下方から上方へ、外−内一外の大きな信号の流
れが形成され、局所的にもこの流れに対して逆向きの高
速信号の流れを生じさせないで配線できるように、各領
域１１．１２．１３．１４が配置されている。
れが形成され、局所的にもこの流れに対して逆向きの高
速信号の流れを生じさせないで配線できるように、各領
域１１．１２．１３．１４が配置されている。
なお、出力信号変化による入力信号の誘導変化の信号干
渉や信号量位相ずれであるスキュー等が問題となるのは
高速信号なので低速信号は上述のパターンに限らなくて
もよい。
渉や信号量位相ずれであるスキュー等が問題となるのは
高速信号なので低速信号は上述のパターンに限らなくて
もよい。
電源端子１７．１８の分布は特に限定されないが、電源
端子は一定電位に保たれるので第２図のように配置する
と以下の利点を有する。すなわち電源端子１８は入力端
子領域１１と出力端子領域１２との間にあり、両者をシ
ールドする働きがある。すなわち、出力端子領域１２内
の下方の出力端子１６の電位が急激に変化すると、その
影響が入力端子領域１１の上方の入力端子１５に及ぼう
とするが、中間に一定電位の電源端子１８が存在するの
で電位変化の影響がそこで遮蔽され、減少される。同様
にＩＪ接する出力端子１６同志も影響を及ぼし合うが電
源端子１７を中間に置くことにより影響が減少される０
通常１つの出力バッファ２０当り２つの出力端子１６が
設けられるので、出力端子を２つづつに組み分けして、
組と組との間に電源端子１７を設けると出力同志の干渉
を減少するのに有効である。
端子は一定電位に保たれるので第２図のように配置する
と以下の利点を有する。すなわち電源端子１８は入力端
子領域１１と出力端子領域１２との間にあり、両者をシ
ールドする働きがある。すなわち、出力端子領域１２内
の下方の出力端子１６の電位が急激に変化すると、その
影響が入力端子領域１１の上方の入力端子１５に及ぼう
とするが、中間に一定電位の電源端子１８が存在するの
で電位変化の影響がそこで遮蔽され、減少される。同様
にＩＪ接する出力端子１６同志も影響を及ぼし合うが電
源端子１７を中間に置くことにより影響が減少される０
通常１つの出力バッファ２０当り２つの出力端子１６が
設けられるので、出力端子を２つづつに組み分けして、
組と組との間に電源端子１７を設けると出力同志の干渉
を減少するのに有効である。
なお、第２図、第３図では信号の流れをチップ１０の下
方から上方へ形成したが、これに限らないことは当業者
に自明であろう。
方から上方へ形成したが、これに限らないことは当業者
に自明であろう。
大きな１つの方向性を生じさせる他の実施例を第４図、
第５図に示す。
第５図に示す。
第４図では入力端子領域１１が矩形のチップ１０の左辺
と下辺に沿った１つの連続領域として形成され、チップ
１０の上辺と右辺に沿って形成された１つの連続領域で
ある出力端子領域１２と対向配置されている。中央部に
は左下方にマクロセル領域１３、その右上方にマクロセ
ル領域１３と出力端子領域１２とに挾まれた形で出力バ
ッファ領域１４が配置されている。左下から右上に向う
信号の流れが形成される。
と下辺に沿った１つの連続領域として形成され、チップ
１０の上辺と右辺に沿って形成された１つの連続領域で
ある出力端子領域１２と対向配置されている。中央部に
は左下方にマクロセル領域１３、その右上方にマクロセ
ル領域１３と出力端子領域１２とに挾まれた形で出力バ
ッファ領域１４が配置されている。左下から右上に向う
信号の流れが形成される。
第５図では、チップ１０の左辺、下辺、右辺に沿って１
連の領域として入力端子領域１１が形成され、上辺に沿
って１連の領域として出力端子領域１２が形成されてい
る。中央部には、下方にマクロセル領域１３、マクロセ
ル領域１３と出力端子領域１２との間に帯形に出力バッ
ファ領域１４が配置されている。入力信号数が出力信号
数より多い場合に適した配置である。下方から上方に向
う信号の流れが形成される。なお、出力信号数が多い場
合は、第５図の逆の配置としてもよい、すなわち入力端
子領域を１辺に沿って形成し、出力端子領域を３辺に沿
って形成する。
連の領域として入力端子領域１１が形成され、上辺に沿
って１連の領域として出力端子領域１２が形成されてい
る。中央部には、下方にマクロセル領域１３、マクロセ
ル領域１３と出力端子領域１２との間に帯形に出力バッ
ファ領域１４が配置されている。入力信号数が出力信号
数より多い場合に適した配置である。下方から上方に向
う信号の流れが形成される。なお、出力信号数が多い場
合は、第５図の逆の配置としてもよい、すなわち入力端
子領域を１辺に沿って形成し、出力端子領域を３辺に沿
って形成する。
入力端子領域と出力端子領域の配置は上述のものに限ら
ないことは言うまでもない、出力端子と入力端子を混在
させず、入力端子群と出力端子群とに分け、それぞれ１
つの連続した領域内に納め、チップ中央部を介してお互
いに対向するように配置すればよい、多くの場合、矩形
チップの対抗する２辺に付いて、１方は入力端子用に他
方は出力端子用に用いられることになる。
ないことは言うまでもない、出力端子と入力端子を混在
させず、入力端子群と出力端子群とに分け、それぞれ１
つの連続した領域内に納め、チップ中央部を介してお互
いに対向するように配置すればよい、多くの場合、矩形
チップの対抗する２辺に付いて、１方は入力端子用に他
方は出力端子用に用いられることになる。
以下第２図の実施例に基づき、より詳細な構成例を説明
する。
する。
第６図はチップ１０の構成例を拡大して示す。
チップ１０の周辺部には１辺当り１１個の端子が設けら
れている。を源用端子１８．２５を各辺の中央に配置し
、その両側に５個づつの端子が配置されている。左辺と
右辺の中央の電源端子１８を境として上方を出力端子領
域１２、下方を入力端子領域１１とする。入力端子領域
１１には高速信号を入力できる入力端子１５が計２０個
と電源端子２５が１個配置されている。出力端子領域１
２には論理処理後の高速信号を出力できる出力端子１６
が計２０個と電源端子２５が１個配置されている。第２
図で説明したように、出力端子２個ごとに電源端子を挿
入してもよい、中央部下方に入力端子領域１１と電源端
子１８に包まれるような形で、マクロセル領域１３が配
置される。マクロセル領域１３には下方に４行５列その
上に２つのマクロセル１９がマトリクス状に規則的に配
置されている。このマクロセル領域１３の形状によって
、出力端子領域１２との間にほぼ一定の幅の領域が形成
されている。各マクロセル１９は０Ｒ１ＡＮＤ、フリッ
グ７０ツブ（Ｆ／Ｆ）等の論理を構成できるもので、全
体として論理演算部を構成する。マクロセル領域１３と
出力端子領域１２との間の帯状領域に、出力バッファ領
域１４が形成されている。出力バッファ領域１４には、
出力バッファ２０．２１が収められ、出力バッファ２０
．２１は論理演算後の信号を増幅、整形等する。出力バ
ッファ領域１４内では内側に初段出力バッファ２０が６
個、外側に２段目の出力バッファ２１が６個対応して近
接配置されている。各２段目出力バッファ２１は２つの
出力端子１６に対応して近接配置されている。すなわち
、初段出力バッファ２０、対応する２段目出力バッファ
２１、対応する２つの出力端子１６がほぼ直線状に並ぶ
ように配置され、内側から外側に向う互いに交わらない
信号の流れを作るように配置されている。このため、２
段目出力バッファ２１と出力端子１６との間の配線領域
２２では、配線が交叉することがなく、信号間の干渉防
止等に寄与している。
れている。を源用端子１８．２５を各辺の中央に配置し
、その両側に５個づつの端子が配置されている。左辺と
右辺の中央の電源端子１８を境として上方を出力端子領
域１２、下方を入力端子領域１１とする。入力端子領域
１１には高速信号を入力できる入力端子１５が計２０個
と電源端子２５が１個配置されている。出力端子領域１
２には論理処理後の高速信号を出力できる出力端子１６
が計２０個と電源端子２５が１個配置されている。第２
図で説明したように、出力端子２個ごとに電源端子を挿
入してもよい、中央部下方に入力端子領域１１と電源端
子１８に包まれるような形で、マクロセル領域１３が配
置される。マクロセル領域１３には下方に４行５列その
上に２つのマクロセル１９がマトリクス状に規則的に配
置されている。このマクロセル領域１３の形状によって
、出力端子領域１２との間にほぼ一定の幅の領域が形成
されている。各マクロセル１９は０Ｒ１ＡＮＤ、フリッ
グ７０ツブ（Ｆ／Ｆ）等の論理を構成できるもので、全
体として論理演算部を構成する。マクロセル領域１３と
出力端子領域１２との間の帯状領域に、出力バッファ領
域１４が形成されている。出力バッファ領域１４には、
出力バッファ２０．２１が収められ、出力バッファ２０
．２１は論理演算後の信号を増幅、整形等する。出力バ
ッファ領域１４内では内側に初段出力バッファ２０が６
個、外側に２段目の出力バッファ２１が６個対応して近
接配置されている。各２段目出力バッファ２１は２つの
出力端子１６に対応して近接配置されている。すなわち
、初段出力バッファ２０、対応する２段目出力バッファ
２１、対応する２つの出力端子１６がほぼ直線状に並ぶ
ように配置され、内側から外側に向う互いに交わらない
信号の流れを作るように配置されている。このため、２
段目出力バッファ２１と出力端子１６との間の配線領域
２２では、配線が交叉することがなく、信号間の干渉防
止等に寄与している。
入力端子１５から出力端子１６までの高速信号の流れの
例を第７図、第８図を用いて説明する。
例を第７図、第８図を用いて説明する。
第７図において、入力端子ＴＡと入力端子Ｔ８に高速信
号Ａと高速信号Ｂとが入力され、ゲートＧｌ、Ｇ２を経
由しゲートＧ３で論理演算される。
号Ａと高速信号Ｂとが入力され、ゲートＧｌ、Ｇ２を経
由しゲートＧ３で論理演算される。
論理演算后の高速信号は、出力バッフγＢＵＦＩ、ＢＵ
Ｆ２で増幅、波形整形され、出力端子Ｔ。へ出力される
。これをチップ１０上の配置で示すと、たとえば第８図
に示すようになる。すなわち、第３図に示した一般的な
信号の流れの形をなしている。
Ｆ２で増幅、波形整形され、出力端子Ｔ。へ出力される
。これをチップ１０上の配置で示すと、たとえば第８図
に示すようになる。すなわち、第３図に示した一般的な
信号の流れの形をなしている。
［発明の効果］
本発明によれば、入力端子群と出力端子群が分離されて
おり、端子間の信号干渉が低減する。
おり、端子間の信号干渉が低減する。
さらに、入力端子群と出力端子群を対抗配置し、また出
力バッファ群と出力端子群との間の配線に交叉を生じな
いようにすると、信号の流れに大きな方向性を付与でき
、配線長の均一化を行い易くなる。
力バッファ群と出力端子群との間の配線に交叉を生じな
いようにすると、信号の流れに大きな方向性を付与でき
、配線長の均一化を行い易くなる。
また、入力端子群と出力端子群とを電源端子で分離する
と、入出力信号間の干渉がさらに低減できる。
と、入出力信号間の干渉がさらに低減できる。
第１図は本発明の詳細な説明するゲートアレイＩＣチッ
プの概略上面図、 第２図は本発明の実施例によるゲートアレイＩＣチップ
の概略上面図、 第３図は第２図のゲートアレイ中の信号の流れを説明す
る概念図、 第４図、第５図は本発明の他の実施例によるゲートアレ
イＩＣチップの概略上面図、 第６図はゲートアレイＩＣチップの構成例を示すゲート
アレイＩＣチップの概略上面図、第７図は信号処理の流
れの例を示すブロック図、第８図は第６図のゲートアレ
イＩＣチップ上での第７図の信号の流れを示すゲートア
レイＩＣチップの概略上面図。 第９図は、従来技術によるゲートアレイ装置のレイアウ
ト例を示す上面図、 第１０図は、ゲートアレイ装置内の信号の流れを示すブ
ロック図、 第１１図は、基本ゲートでマスタスレーブＦ／Ｆを構成
した時のブロックダイアダラムである。 図において、 １１ 入力端子領域 １２ 出力端子領域 １３ マクロセル領域 １４ 出力バッファ領域 １５ 入力端子 １６ 出力端子 １７．１８．２５ 電源端子 １９ マクロセル ２０．２１ 出力バッファ ２２ 配線領域 第 １（２１ 第 ２ 図 第２図のＩＣチ・〉ゲにおける信号の流れｆ［！！坂ｖ
ＩによるゲートアレイＩＣチップ他の実施例によるゲー
トアレイＩＣチップ第 ５ 図 ゲートアレイＩＣチップの構ｖ１ 第 ６ 図 信号の流れを示す回路イ″：！〕・りの１第 ８
図
プの概略上面図、 第２図は本発明の実施例によるゲートアレイＩＣチップ
の概略上面図、 第３図は第２図のゲートアレイ中の信号の流れを説明す
る概念図、 第４図、第５図は本発明の他の実施例によるゲートアレ
イＩＣチップの概略上面図、 第６図はゲートアレイＩＣチップの構成例を示すゲート
アレイＩＣチップの概略上面図、第７図は信号処理の流
れの例を示すブロック図、第８図は第６図のゲートアレ
イＩＣチップ上での第７図の信号の流れを示すゲートア
レイＩＣチップの概略上面図。 第９図は、従来技術によるゲートアレイ装置のレイアウ
ト例を示す上面図、 第１０図は、ゲートアレイ装置内の信号の流れを示すブ
ロック図、 第１１図は、基本ゲートでマスタスレーブＦ／Ｆを構成
した時のブロックダイアダラムである。 図において、 １１ 入力端子領域 １２ 出力端子領域 １３ マクロセル領域 １４ 出力バッファ領域 １５ 入力端子 １６ 出力端子 １７．１８．２５ 電源端子 １９ マクロセル ２０．２１ 出力バッファ ２２ 配線領域 第 １（２１ 第 ２ 図 第２図のＩＣチ・〉ゲにおける信号の流れｆ［！！坂ｖ
ＩによるゲートアレイＩＣチップ他の実施例によるゲー
トアレイＩＣチップ第 ５ 図 ゲートアレイＩＣチップの構ｖ１ 第 ６ 図 信号の流れを示す回路イ″：！〕・りの１第 ８
図
Claims (1)
- 【特許請求の範囲】 （１）、半導体のＩＣチップに集積されたゲートアレイ
ＩＣ装置であって、 ＩＣチップの周辺部の１つの連続した領域で形成され、
高速信号の印加される入力端子群を備えた入力端子領域
（１１）と、 ＩＣチップの周辺部で、前記入力端子領域 （１１）と対向する位置に１つの連続した領域として形
成され、高速信号を出力する出力端子群を備えた出力端
子領域（１２）と、 ＩＣチップの中央部で前記入力端子領域に隣接して配置
され、アレイ状に配列されたマクロセル群を含み、配線
がマクロセル間を選択的に接続して論理回路を構成する
マクロセル領域（１３）と、 前記マクロセル領域（１３）と前記出力端子領域（１２
）との間に配置され、マクロセルからの信号を処理して
出力端子に印加する出力信号を形成する出力バッファ群
を備えた出力バッファ領域（１４）と、 前記出力バッファ領域（１４）と前記出力端子領域（１
２）との間に形成され、前記出力バッファ群と前記出力
端子群とを接続する配線群を形成する配線領域（２２）
と を有することを特徴とするゲートアレイＩＣ装置 （２）、前記配線領域（２２）上で出力バッファ群を出
力端子群に接続する配線群が交叉しないことを特徴とす
る請求項１記載のゲートアレイＩＣ装置。 （３）、複数の電源端子を含み、前記入力端子領域（１
１）と前記出力端子領域（１２）とがＩＣチップ上で該
電源端子によつて分離されることを特徴とする請求項１
記載のゲートアレイＩＣ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117637A JPH01287947A (ja) | 1988-05-13 | 1988-05-13 | ゲートアレイｉｃ装置 |
| US07/349,076 US4933576A (en) | 1988-05-13 | 1989-05-09 | Gate array device having macro cells for forming master and slave cells of master-slave flip-flop circuit |
| EP19890401346 EP0342131A3 (en) | 1988-05-13 | 1989-05-12 | Gate array device having macro cells for forming master and slave cells of master-slave flip-flop circuit |
| KR8906409A KR920008118B1 (en) | 1988-05-13 | 1989-05-13 | Gate array device having macro cells for forming master and slave cells of master-slave f/f circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117637A JPH01287947A (ja) | 1988-05-13 | 1988-05-13 | ゲートアレイｉｃ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01287947A true JPH01287947A (ja) | 1989-11-20 |
Family
ID=14716632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117637A Pending JPH01287947A (ja) | 1988-05-13 | 1988-05-13 | ゲートアレイｉｃ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01287947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182454A (ja) * | 1991-06-25 | 1993-07-23 | Mitsubishi Electric Corp | デュアルポートメモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249467A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
-
1988
- 1988-05-13 JP JP63117637A patent/JPH01287947A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249467A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182454A (ja) * | 1991-06-25 | 1993-07-23 | Mitsubishi Electric Corp | デュアルポートメモリ装置 |
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