KR900007604B1 - 후막 회로기판 - Google Patents

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Abstract

내용 없음.

Description

후막 회로기판
제1도는 본 발명의 한 실시예를 나타낸 후막 회로기판의 평면도.
제2도는 본 발명의 다른 실시예를 나타내는 후막 회로기판의 평면도.
제3도는 종래의 후막 회로기판을 나타낸 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 절연판 12a, 12b : 패드(pad)부
13a, 13b : 저항 접속부 141, 142: 도체
15 : 저항 트리밍(trimming)용 저항체 16 : 팡크션(function)트리밍 저항체
본 발명은 후막 회로기판에 관한 것이며, 상세하게는 저항 트리밍용 저항체와 팡크션 트리밍용 저항체를 구비한 후막 회로기판의 개량에 관한 것이다.
후막 혼성 집적 회로에 있어서는 절연판 위에 저항 페이스트의 인쇄, 소성 공정을 실시하는 후막기술에 의해서 저항체등을 설치한 회로기판이 사용되고 있다. 이와같은 회로기판의 저항체는 전자 부품등을 실제로 장치해서 후막 혼성 집적 회로로 하였을때의 최종 저항치에 대한 초기 저항치의 산란이 ±10-±25%로 크므로, 그 저항값 보정을 위한 트리밍을 실시하고 있다.
구체적으로는 후막기술에 의해서 절연판 위에 저항 트리밍용 저항체와 팡크션 트리밍용 저항체를 후막기술로 형성한 후에 있어서 전술한 저항 트리밍용 저항체에 대해서 레이저 비임등에 의한 저항 트리밍을 실시하며, 또한 반도체 소자등의 전자부품을 실제로 장치한 다음에 있어서 전술한 팡크션 트리밍용 저항체에 대해서 레이저 비임등에 의한 팡크션 트리밍을 실시해서 혼성 집적 회로의 사양에 따른 저항값에 설정하는 조작을 행하고 있다.
그런데, 전술한 저항 트리밍용 저항체와 팡크션 트리밍용 저항체를 구비한 후막회로기판은, 종래로부터 제3도에 나타낸 구조의 것이 알려져 있다.
즉, 도면중의 "1"은 절연판이고, 이 절연판(1)위에는 좌단에 패드(2a) 및 우단에 저항체 접속부(3a)를가지고 있는 도체(41), 양끝에 저항체 접속부(3b), (3c)를 가지고 있는 도체(42) 및 좌단에 저항체 접속부(3d) 및 우단에 패드(2b)를 가지고 있는 도체(43)가 각각 후막 기술에 의해서 설치되어있다.
그리고, 전술한 도체(41)의 저항체 접속부(3a)와 도체(42)의 저항체 접속부(3b)의 사이 및 도체(42)의 저항체 접속부(3c)와 도체(43)의 저항체 접속부(3d)의 사이에는, 각각 후막 기술에 의해서 저항 트리밍용 저항체(5)와 팡크션 트리밍용 저항체(6)가 설치되어있다.
이와같은 구성의 회로기판에 있어서의 트리밍 조작을 아래에 설명하기로 한다.
단, 아래의 설명에서는 저항트리밍용 저항체(5)의 저항값을 R1, 팡크션 트리밍용 저항체(6)의 저항값을R2로 하고 전자 부품등을 실제로 장치해서 최종의 후막 혼성 집적회로로 하였을때의 설정 저항값을 Rf, 전자부품등을 실제로 장치하였을 경우 저항감소되었을 때의 최소 저항값을 Rmin, 최대 저항값을 Rmax로 해서 설명하기로 한다. 이 경우 설정 저항값 Rf는 전술한 Rmin과 Rmax의 사이에 존재한다.
우선, 도체(41), (43)의 패드(2a) (2b)사이의 저항값을 측정하면서 저항 트리밍용 저항체(5)를 레이저 비임에 의해서 그들 패드(2a) (2b)사이의 저항값이 R1+R2=Rmin으로 되도록 절단자국(7)을 잘라내는 트리밍을 실행한다.
계속해서, 회로기판에 콘덴서등을 포함하는 전자 부품등을 실제로 장치한 다음 CR의 시정수를 측정하여서 팡크션 트리밍용 저항체(6)를 레이저 비임등으로 절단자국(8)을 잘라내고 팡크션 트리밍을 실행하여 저항값을 R1+R2=Rf(설정 저항값)로 한다.
그러나, 전술한 종래의 회로 기판에서는 저항 트리밍 조작이 매우 곤란하게 된다는 것, 저항 트리밍 후의 팡크션 트리밍에 있어서 팡크션 트리밍용 저항체의 트리밍 길이를 길게할 필요가 생기며 이것에 따라서 그 저항체(6)의 전류패스가 짧아져서 이상 발열을 일으킬 염려가 있는등의 문제점이 있었다. 즉, 저항 트리밍 시에는 전술한 바와같이 R1+R2로서 측정한다. 결국, 팡크션 트리밍용 저항체(6)의 저항값 R2를 포함한 값으로서 저항값의 설정을 한다.
더구나, 도체(41-43)사이에는 전자부품등을 실제로 장치해서 후막혼성 집적회로로 하였을때의 최종저항값에 대하여 ±10-±25%의 산란을 가진 저항 트리밍용 저항체(5)와 팡크션 트리밍용 저항체(6)가 상승해서 존재된다. 따라서, 저항 트리밍시에 설정한 저항값은 저항 트리밍 저항체(5) 및 팡크션 트리밍용 저항체(6)의 산란(±10-±25%)을 상승한 상태로 내포하고 있다. 그 결과 이것들의 산란을 감안해서 저항 트리밍의 정도를 결정하는 것이 매우 곤란한 조작으로 된다.
또한, 당연하게 전자부품을 실제로 장치한 다음에 있어서는 전술한 다대한 산란으로 저항 트리밍후의 저항값과 설정 저항값 Rf의 사이에 커다란 차이가 생긴다. 이것때문에 팡크션트리밍용 저항체(6)에 대한 팡크션 트리밍길이(잘라내는 길이)를 크게해서 저항 증대를 도모할 필요성이 생길 필요가 있으며 이것에 따라서 그 저항체(6)의 전류 패스가 짧아져서 이상 발열을 일으킨다.
본 발명은 전술한 종래의 문제점을 해결하기 위해서 이루어진 것으로서 저항 트리밍을 용이하게 실행할 수 있으며 또한 팡크션트리밍용 저항체의 이상 발열을 방지할 수 있는 후막 회로기판을 제공하는데 있다. 본 발명은 절연판 위에 설치된 도체와 전술한 절연판 위에 후막 기술에 의해 설치되며 전기적으로 분리된 전술한 도체 사이와 접속되는 트리밍용 저항체와 이저항 트리밍용 저항체에 직렬로 접속되고 초기 저항값이 무시할 수 있을 정도로 작은 팡크션 트리밍용 저항체를 구비한 것을 특징으로 한다.
전술한 초기 저항값이 무시할 수 있을 정도로 작은 팡크션 트리밍용 저항체로서는 전술한 저항트리밍용 저항체 초기 저항값에 비해서의 1/l0이하의 초기 저항값을 가지는 것을 사용하는 것이 바람직하다.
전술한 구성의 본 발명의 회로기판에 의하면 팡크션 트리밍 저항체는 초기 저항값이 무시할 수 있을 정도로 작으므로 저항 트리밍시에는 저항 트리밍용 저항체만의 저항값을 설정하게 된다. 더구나 도체 사이에는 전자부품등을 실제로 장치해서 후막 혼성 집적회로로 하였을때의 최종 저항값에 대하여 ±10-±25%의 산란을 가진 저항트리밍용 저항체만이 존재하게 된다. 따라서, 저항 트리밍은 저항 트리밍용 저항체의 산란만을 감안해서 그 트리밍 정도를 결정하면 좋으므로 매우 조작이 용이하게 된다. 한편 팡크션트리밍은 팡크션 트리밍용 저항체가 겹쳐진 도체부분의 컷트에 의해서 이루어지고, 이것에 의하여 저항값이 나타나며, 또한 트리밍량을 증가하므로서 저항값을 증대할 수 있다.
이 경우의 팡크션 트리밍을 전술한 저항 트리밍용 저항체의 산란(±10-±25%)만을 보정하면 되므로 팡크션 트리밍 길이를 짧게 할 수 있고, 종래와 같은 팡크션 트리밍 길이를 길게 하는데 따라서 그 저항체의 전류 패스가 짧게 되므로 인한 이상 발열을 방지할 수 있다.
실시예
이하, 본 발명의 실시예를 제1도를 참조로 하면서 설명하기로 한다.
도면중의 "11"은 예를들면 알루미나로 된 절연판이다. 이 절연판(11)위에는 좌단에 패드(12a) 및 우단에 저항체 접속부(13a)를 가지고 있는 도체(141), 및 좌단에 저항체 접속부(13b), 및 우단에 패드부(12b)를 가지고 있는 도체(142)가 각각 후막 기술에 의해 설치되어 있다. 그리고, 전술한 도체(141)의 저항체 접속부(13a)와 도체(142)의 저항체 접속부(13b)의 사이에는 후막 기술에 의해서 저항 트리밍용 저항체(15)가 설치되어 있다.
또한, 전술한 절연판(11)에는 팡크션 트리밍용 저항체(16)가 그 한쪽끝을 전술한 도체(142)의 중앙부근에 겹쳐지도록 설치되어 있다. 이와같은 접속상태의 팡크션 트리밍용 저항체(16)는, 도체(141), (142)의 패드부(12a), (12b)사이에 있어서 초기 저항값이 무시할 수 있을 정도로 작은 값으로 된다. 더구나 팡크션 트리밍용 저항체(16)의 형상은 최대 트리밍량으로서 다음에 설명하는(Rmin- Rmax)가 얻어지도록 선정하는 것이 바람직하다.
이와같은 구성의 회로기판에 있어서의 트리밍 조작을 아래에 설명하기로 한다. 단, 아래의 설명에서는 저항 트리밍용 저항체(15)의 저항값을 R1, 팡크션 트리밍용 저항체(16)의 저항값을 R2로 하고, 전자 부품등을 실제로 장치해서 최종의 후막 혼성 집적 회로로 하였을때의 저항값을 Rf, 전자부품등을 실제로 장치하는데 따라서 저항감소 되었을때의 최소 저항값을 Rmin최대 저항값을 Rmax로 해서 설명하기로 한다. 이 경우 설정 저항값(Rf)은 전술한 Rmin과 Rmax의 사이에 존재한다.
우선 도체 (141), (142)의 패드부(12a), (12b)사이의 저항값을 측정하면서 저항 트리밍용 저항체(15)를 레이저 비임에 의해서 그들 패드(12a), (12b)사이의 저항값이 R1+R2=Rmin이 되도록 절단자국(17)을 넣는 트리밍을 실행한다.
본 실시예의 경우 팡크션 트리밍용 저항체(16)는 도체(142)와 중첩되어 있으며 단락상태에 있으므로 초기 저항값이 무시할 수 있을정도로 작은 값으로 되므로 Rmin≒R1으로 된다.
계속해서 회로기판에 콘덴서 등을 포함하는 전자 부품등을 실제로 장치한 다음 CR의 시정수를 측정하면서 팡크션 트리밍용 저항체(16)가 겹쳐진 도체(142)부분은 레이저 비임으로 절단 자국(18)을 넣는 팡크션 트리밍을 실행하게 되면 도체(142)는 분리되어 팡크션 트리밍용 저항체(16)를 통해서 접속되는 상태로 되어 저항값이 나타나므로 트리밍량을 조정하므로서 후막 형성 집적 회로의 규격에 합치된 저항값(R1+R2=Rf)으로 설정된다.
이상의 트리밍 조작에서 이해되는 바와같이 본 발명의 회로기판에서는 저항 트리밍은 저항 트리밍용 저항체(15)의 산란만을 감안하여 그 트리밍 정도를 결정하면 좋으므로 매우 조작이 용이하게 된다. 한편, 팡크션 트리밍용 저항체(16)에서 팡크션 트리밍은 전술한 저항 트리밍용 저항체(15)의 산란(±10-±25%)만을 보정하면 좋으므로 팡크션 트리밍 길이를 짧게 할 수 있어서 종래와 같은 팡크션 트리밍 길이를 길게 하는데 따라서 그 저항체의 전류 패스가 짧게 되므로 인한 이상 발열을 방지할 수 있다. 더구나 본 발명은 전술한 실시예에서 설명한 제1도에 나타낸 구조에 한정되지 않는다.
예를들면 제2도에 나타낸 바와같이 절연판(11)위에 설치된 도체(142)를 중앙 부근에서 분리하여 또한 그 절연판(11)위에 팡크션트리밍용 저항체(16)를 그 한쪽끝이 전술한 분리된 도체(142)의 양쪽의 끝에 겹쳐지도록 설치하는 구조로 하여도 좋다. 이와같은 접속 상태의 팡크션 트리밍용 저항체(16)는 도체(141), (142)의 패드부(12a), (12b)사이에 있어서 초기 저항값이 무시할 수 있을 정도로 작은값으로 되지 않으므로 그 저항체(16)의 시이트 저항 값을 저항트리밍용 저항체(15)의 시이트 저항값보다 충분히 낮게(예를들면1/10 이하)할 필요가 있다.
이상 상세히 설명한 바와같이 본 발명에 의하면 저항 트리밍 조작을 매우 용이하게 할 수 있으며, 또한, 팡크션 트리밍후의 팡크션 트리밍용 저항체의 이상 발열을 방지할 수 있으며, 경제성등의 향상에 많은 기여를 할 수 있는 후막 회로기판을 제공할 수 있다.

Claims (3)

  1. 절연기판(11)위에 분리시켜서 설치된 도체(14)사이에 후막기술로 설치된 트리밍용 저항체(15)와 이 저항 트리밍용 저항체와 직렬로 배치된 팡크션 트리밍용 저항체(16)를 가지고 있는 후막 회로기판에 있어서, 전술한 저항 트리밍용 저항체(15)와 분리해서 전술한 팡크션 트리밍용 저항체(16)의 한편 부분이 전술한 분리 설치된 도체의 한편의 도체(14)위에 겹쳐져서 설치되어 있는 것을 특징으로 하는 후막 회로기판.
  2. 제1항에 있어서, 전술한 팡크션 트리밍용 저항체의 한편부가 겹쳐져 있는 도체부분(14)이 서로 갭을 거쳐서 대향하고 있는것을 특징으로 하는 후막회로기판.
  3. 제1항 또는 제2항에 있어서, 전술한 팡크션 트리밍용 저항체의 한편부에서 다른 편부의 길이는 전술한 도체위에 겹쳐져 있는 한편부의 폭보다도 큰 것을 특징으로 하는 후막회로기판.
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