JPS6393132A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6393132A JPS6393132A JP23971386A JP23971386A JPS6393132A JP S6393132 A JPS6393132 A JP S6393132A JP 23971386 A JP23971386 A JP 23971386A JP 23971386 A JP23971386 A JP 23971386A JP S6393132 A JPS6393132 A JP S6393132A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- short
- semiconductor device
- polysilicon
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000004020 conductor Substances 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 229920005591 polysilicon Polymers 0.000 abstract description 11
- 239000003990 capacitor Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し特に高精度特性を得るための
半導体装置に関する。
半導体装置に関する。
従来この種の半導体装置は特性を合わせこむために短絡
する素子としてダイオード、トランジスタ抵抗を有して
いる。一般に第2図に示す様に必要に応じて素子(ここ
ではダイオードを用いている)両端に強電力を印加し素
子を破壊することで素子を短絡し抵抗値の微調整が可能
となり高精度特性を得ている。
する素子としてダイオード、トランジスタ抵抗を有して
いる。一般に第2図に示す様に必要に応じて素子(ここ
ではダイオードを用いている)両端に強電力を印加し素
子を破壊することで素子を短絡し抵抗値の微調整が可能
となり高精度特性を得ている。
上述した従来の半導体装置は、特性を合わせるために短
絡する素子を他の素子と同様に拡散して設けるためチッ
プが大きくなる。またその素子を短絡するためには強電
力を印加せねばならずこのエネルギーによる影響として
、半導体装置の特性の劣化、信頼度の低下がおこる可能
性などの欠点がある。
絡する素子を他の素子と同様に拡散して設けるためチッ
プが大きくなる。またその素子を短絡するためには強電
力を印加せねばならずこのエネルギーによる影響として
、半導体装置の特性の劣化、信頼度の低下がおこる可能
性などの欠点がある。
本発明の半導体装置はチップ上層の導電体配線を利用し
導電体配線、薄膜の絶縁膜、導電体配線の三層からなる
コンデンサ構造を持った特性を合わせこむために短絡す
る為の素子を有している。
導電体配線、薄膜の絶縁膜、導電体配線の三層からなる
コンデンサ構造を持った特性を合わせこむために短絡す
る為の素子を有している。
次に本発明について図面を参照して説明する。
第1図aは本発明の一実施例の半導体装置の正面図であ
る。抵抗1の微調整を行うために抵抗1に数ケ所のコン
タクト部6を設は第1図aに示す通り各コンタクト部6
にAt配線2、ポリシリ配線3を施している。ここでA
t配線2とポリシリ配線3の接する箇所の断面x−x’
図を第1図すに示す。At配線2とポリシリ配線3との
間にポリシリ酸化膜4があり、At配線2とポリシリ配
線3の重なった部分がコンデンサ構造を持った特性を合
わせるために短絡する為の素子となる。
る。抵抗1の微調整を行うために抵抗1に数ケ所のコン
タクト部6を設は第1図aに示す通り各コンタクト部6
にAt配線2、ポリシリ配線3を施している。ここでA
t配線2とポリシリ配線3の接する箇所の断面x−x’
図を第1図すに示す。At配線2とポリシリ配線3との
間にポリシリ酸化膜4があり、At配線2とポリシリ配
線3の重なった部分がコンデンサ構造を持った特性を合
わせるために短絡する為の素子となる。
このAt配線2とポリシリ配線3との間に必要に応じて
電圧を印加してポリシリ酸化膜4を破壊しAt配線2と
ポリシリ配線3を短絡させ抵抗1の抵抗値を微調整する
ことができる。
電圧を印加してポリシリ酸化膜4を破壊しAt配線2と
ポリシリ配線3を短絡させ抵抗1の抵抗値を微調整する
ことができる。
以上説明したように本発明は、チップ上層の導電体配線
を利用した導電体配線、薄膜の絶縁膜、導電体配線の三
層からなるコンデンサ構造の特性を合わせこむために短
絡する素子とすることにより自在にこの素子をチップ面
積を大きくすることなく設けることができ、また薄膜の
絶縁膜の厚さをコントロールすることで短絡するために
この素子に印加する電圧もコントロールでき低エネルギ
ーで短絡することが可能となり半導体装置の特性、信頼
度に及ぼす影響も少なくなる。
を利用した導電体配線、薄膜の絶縁膜、導電体配線の三
層からなるコンデンサ構造の特性を合わせこむために短
絡する素子とすることにより自在にこの素子をチップ面
積を大きくすることなく設けることができ、また薄膜の
絶縁膜の厚さをコントロールすることで短絡するために
この素子に印加する電圧もコントロールでき低エネルギ
ーで短絡することが可能となり半導体装置の特性、信頼
度に及ぼす影響も少なくなる。
第1図(a)は本発明の一実施例の半導体装置の正面図
、第1図(b)は、第1図(a) X −X’線の断面
図、第2図は従来の半導体装を片の正面図である。 1・・・・・・抵抗、2・・・・・・At配線、3・・
・・・・ポリシリ配線、4・・・・・・ポリシリ酸化膜
、5・・・−・・ダイオード、6・・・・・・コンタク
ト部。 第 1 泗 <a> <b)
、第1図(b)は、第1図(a) X −X’線の断面
図、第2図は従来の半導体装を片の正面図である。 1・・・・・・抵抗、2・・・・・・At配線、3・・
・・・・ポリシリ配線、4・・・・・・ポリシリ酸化膜
、5・・・−・・ダイオード、6・・・・・・コンタク
ト部。 第 1 泗 <a> <b)
Claims (1)
- 高精度特性を必要とする半導体装置において、特性を合
わせるために短絡するための素子として導電体配線、薄
膜の絶縁膜、導電体配線の三層からなる素子を有するこ
とを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61239713A JPH0821624B2 (ja) | 1986-10-07 | 1986-10-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61239713A JPH0821624B2 (ja) | 1986-10-07 | 1986-10-07 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6393132A true JPS6393132A (ja) | 1988-04-23 |
JPH0821624B2 JPH0821624B2 (ja) | 1996-03-04 |
Family
ID=17048815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61239713A Expired - Lifetime JPH0821624B2 (ja) | 1986-10-07 | 1986-10-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0821624B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04312949A (ja) * | 1991-03-26 | 1992-11-04 | Mitsubishi Electric Corp | 半導体装置の調整方法 |
JP2009248506A (ja) * | 2008-04-09 | 2009-10-29 | Toppan Cosmo Inc | 化粧シート及び化粧材 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6193643A (ja) * | 1984-07-18 | 1986-05-12 | テキサス インスツルメンツ インコ−ポレイテツド | レ−ザ・ビ−ムでプログラムし得る半導体装置と半導体装置の製法 |
JPS61164248A (ja) * | 1985-01-16 | 1986-07-24 | Nec Corp | 混成集積回路の抵抗調節方法 |
JPS62232957A (ja) * | 1986-04-03 | 1987-10-13 | Seiko Epson Corp | 半導体装置 |
-
1986
- 1986-10-07 JP JP61239713A patent/JPH0821624B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6193643A (ja) * | 1984-07-18 | 1986-05-12 | テキサス インスツルメンツ インコ−ポレイテツド | レ−ザ・ビ−ムでプログラムし得る半導体装置と半導体装置の製法 |
JPS61164248A (ja) * | 1985-01-16 | 1986-07-24 | Nec Corp | 混成集積回路の抵抗調節方法 |
JPS62232957A (ja) * | 1986-04-03 | 1987-10-13 | Seiko Epson Corp | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04312949A (ja) * | 1991-03-26 | 1992-11-04 | Mitsubishi Electric Corp | 半導体装置の調整方法 |
JP2009248506A (ja) * | 2008-04-09 | 2009-10-29 | Toppan Cosmo Inc | 化粧シート及び化粧材 |
Also Published As
Publication number | Publication date |
---|---|
JPH0821624B2 (ja) | 1996-03-04 |
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