KR900006163B1 - 테스트 패턴 발생회로를 갖는 반도체 기억장치 - Google Patents

테스트 패턴 발생회로를 갖는 반도체 기억장치 Download PDF

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KR900006163B1 KR1019860006722A KR860006722A KR900006163B1 KR 900006163 B1 KR900006163 B1 KR 900006163B1 KR 1019860006722 A KR1019860006722 A KR 1019860006722A KR 860006722 A KR860006722 A KR 860006722A KR 900006163 B1 KR900006163 B1 KR 900006163B1
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Abstract

내용 없음.

Description

테스트 패턴 발생회로를 갖는 반도체 기억장치
제1도는 번-인(BURN-IN)테스트를 실행하는 종래 장치의 구성을 보여주는 다이아그램.
제2도는 제1도에 도시한 장치에서 IC칩 사이의 외부 배선 연결을 보여주는 다이아그램.
제3도는 본 발명의 원리를 보여주는 블록도.
제4도는 본 발명에 따른 테스트를 실행하기 위한 IC칩 사이의 외부 배선 연결을 보여주는 다이아그램.
제5도는 본 발명에 사용된 입력 스위칭 회로용 스위칭 신호를 발생하는 회로의 예를 보여주는 회로도.
제6도는 본 발명에 따른 기억장치의 일실시예를 나타내는 블록도.
제7도는 제6도에 도시한 기억장치의 테스트모드에서의 동작을 보여주는 타이밍도.
제8도는 제6도에 도시한 데이타 출력단자를 포함한 기억장치의 부분 구조예를 보여주는 다이아그램.
제9도는 각 기억장치에 제공된 각 데이타 출력단자로부터 외부 회로에 공통적으로 연결된 배선의 구조예를 보여주는 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
1 : 일정온도장치 2 : 번-인 보드
3 : IC칩 2a : 콘넥터
4 : 배선 5 : 챔버
본 발명은 테스트 패턴 발생회로를 갖는 반도체 기억장치에 관한 것이다. 특히 본 발명은 아래에 저술한 것처럼 최종 수납전에 수행되는 기억장치의 테스트인 "번-인(burn-in)"을 실행하기 위한 테스트 패턴 발생회로를 갖는 반도체 기억장치에 관한 것이다.
반도체 기억장치의 제조 과정에는 그 기억장치가 최종적으로 수납되기전에 많은 종류의 테스트가 실행된다. 그것은 수납전에 결함 기억장치를 발견하기 위함이며, 통상 "번-인"이라 불리는 에이징(aging)공정이 상기 테스트 중 하나로서 실행된다.
상기 번-인 테스트는 다음의 공정, 즉, 조립, 예비 번-인 테스트, 번-인 테스트(에이징), 포스트 번-인 테스트(최종 테스트)중의 어떤 단계에서 실행된다. 상기 번-인 테스트에서, 어드레스가 복합된 다이나믹 랜덤 억세스 메모리(RMA)에서의 행 및 열 어드레스 스토로브신호등과 같은 소정 클록신호(타이밍신호), 어드레스신호, 쓰기 인에이블신호, 기입데이타는 고온과 고전원전압 하에서 기억회로에 입력된다. 그리고 어떤 기억장치에서 장애요소가 발생하였는지의 여부를 체크한다. 그러한 장치들은 보통 결함이 있는 기억회로, 결함이 있는 기억셀, 결함이 있는 결선등을 포함하며, 그러한 것들은 단지 수명이 짧다. 이 경우에 온도는 예를들어 70∼125℃범위를 유지하고, 전원은 예를들어 그 전압의 표준 전압값이 5볼트±10%일때 6볼트 보다 높은 값에 세트된다. 위에서 언급한대로 번-인 테스트 고온과 고전압의 조건하에서 실행되며 이러한 번-인 테스트는 소위 가속테스트에 해당한다.
결과로서, 평상모드에서 사용될 때 어떤 장애를 발생할 IC칩은 위의 번-인 테스트가 실행될 때 그러한 장애(게이트 산화막의 절연파괴 혹은 연결의 전기이동 등)가 반드시 발생한다. 그러므로 번-인 테스트동안 그러한 장애가 발생한 IC칩은 위 번-인 테스트 후에 수행되는 위의 최종 테스트에 의해 검출되고 이러한 IC칩은 불량품으로 제거되어 시장에 나오는 것을 막게된다. 그래서 제품의 신뢰성 향상을 보증한다. 현재, 위에서 언급한대로 상기 번-인 테스트가 최종 수납전에 거의 모든 반도체 기억칩에 대하여 실행되는데, 이는 제품의 신뢰성을 향상시키기 위해서이다. 번-인 테스트는 다이나믹동작에 의해 수행되며 클록신호(행 및 열 어드레스 스트로브신호), 어드레스신호, 쓰기 인에이블신호, 기입데이타등이 소정 테스트 패턴에 따라, 각 IC칩(기업 칩)에 외부 입력으로 부터 공급된다.
그러나, 종래기술에서는 상기 신호와 기입 데이타는 번-인 보드에 제공된 콘넥터를 통해 번-인 테스트를 수행하기 위해 외부 장치에 제공된 구동 회로로 부터 각각의 IC칩에 제공되므로 오우버슈트(overshoot)와 언더슈트(undershoot)같은 구동 파형에 의한 방해를 방지한다는 것은 불가능하다. 결과적으로 각각의 IC칩에 제공된 기억회로는 흔히 정상동작을 수행할 수 없다. CMOS 기억 소자의 경우에는 상기 언더슈트에 기인한 소정음 전압이 발생하였을 때 기억회로내에 PNPN 구조로 형성된 다이리스터(THYRISTOR)는 흔히 온 된다.(소위 래치-업에 기인함) 그 결과로서 기억 회로내의 일부소자는 파괴된다. 또한 종래 기술에서 번-인 보드위에 많은 배선을 정렬하고 콘넥터내에 많은 접촉 세크먼트를 제공할 필요가 있다. 그 결과로서 번-인 테스트를 실행하기 위한 장치의 구조는 복잡해지고 상기 장치의 크기는 매우 커진다. 본 발명은 위에서 언급한 배경하에서 완성 되었으며, 본 발명의 목적은 기억회로를 포함한 내부 회로가 제공된 동일 칩상에 테스트 패턴 발생회로, 특히, 번-인 테스트를 실행하는 테스트를 실행하는 테스트 패턴 발생회로를 갖는 반도체 기억장치를 제공하는 것이다.
본 발명에 의하면 상기 목적을 얻기위해 반도체 기억장치는 기억회로를 포함한 내부회로, 테스트 패턴 발생회로, 외부로부터 공급되는 외부 신호를 수신하는 수단, 및 테스트 패턴 발생회로와 수신수단 사이에 접속되며 테스트모드에서 입력스위칭 회로를 통해 내부 회로에 입력되는 테스트 패턴 발생회로로 부터 발생된 출력 신호와 평상모드에서 입력 스위칭회로를 통해 내부회로에 입력되는 외부신호 사이에 내부회로에 제공된 입력을 스위치하는 입력 스위칭회로, 이때 테스트 패턴 발생회로, 입력 스위칭회로, 내부회로는 동일 칩상에 제공되는 것을 특징으로 하여 구성된다.
본 발명에 따르면, 테스트 패턴 발생회로와 기억회로가 동일 칩상에 제공되므로 소정 테스트를 수행하기 위해 테스트 패턴을 외부 장치로부터 기억칩에 공급할 필요가 없다. 그 결과로써 여러개의 기억 칩이 동시에 테스트될 때, 상기 오우버 슈트와 언더슈트가 구동회로에서 발생하지 않는다. 그러므로 상기 CMOS 기억장치의 래치업과 같은 기억회로의 오동작을 막을 수 있다. 더 나아가서, 기억장치의 테스트를 수행하기 위한 구조를 간략화 할 수 있고, 장치의 크기를 줄일 수 있다. 본 발명에 배경을 명백하게 하기 위하여 번-인 테스트를 수행하기 위한 재래 장치의 구조예를 제1도에 보여준다. 제1도에서 참조번호(1)는 일정 온도장치를 표시한다. 번호(2)는 다수의 번-인 보드를 표시하고, 번호(3)는 기억장치로 구성된 IC(집적회로) 칩을 표시한다. 이때 이들 각각의 칩에 대하여 번-인 테스트가 실행된다. 번-인 보드(2)는 상기 번-인 테스트를 실행하기 위한 인쇄회로기판으로 되어있다. 그리고 공간사이로 배선된 IC칩(3)를 장치하기 위한 다수의 소켓이 각각의 번-인 보드(2)에 제공된다. 참조번호(2a)는 각 번-인 보드(2)의 끝부분에 제공된 콘넥터를 보여준다. 다수의 소정 배선(4)이 IC칩(3) 전부를 동시에 테스트 하기위해 병렬로 제공된다.
또한 제2도에 도시한 것처럼 와이어(4)는 상기 IC칩(3)의 각각에 전원(Vcc, Vss), 행 및 열 어드레스 스트로브신호(
Figure kpo00001
,
Figure kpo00002
), 어드레스신호(A0 내지 A15)(64KB의 기억 용량인 경우), 쓰기 인에이블신호(
Figure kpo00003
), 기입데이타(DIN)등을 공급하기 위하여 제공된다.
그래서 다수의 소정 IC칩(3)은 번-인 보드(2)위의 콘넥터(2a)는 챔버(CHAMBER)(5)안에 제공된 콘넥터에 삽입된다. 다수의 소정 번-인 보드(2)가 삽입된 챔버(5)는 일정온도장치(1)안에 넣는다. 그리고 소정의 기입데이타(데스트 패턴(DIN)가 상기 온도 및 전원전압 하에서 각각의 IC칩(3)에 입력된다. 그리고 이 기입데이타(테스트패턴)가 IC칩(3)상에 제공된 각 기억 셀에 기입된다.
그러나 위에서 언급된 종래 기술에서는 상기 신호 및 기입 데이타가 번-인 보드상에 제공된 콘넥터를 종래 번-인 테스트를 수행하기 위한 외부장치로 부터 각 IC칩에 제공되므로, 오버 슈트와 언더슈트와 같은 구동 파형에 의한 방해를 방지하는 것은 불가능하다.
결과로서 각 IC칩상에 제공된 기억회로는 종종 정상동작을 수행할 수 없다. 그리고 CMOS 기억장치의 경우에는 소정음 전압이 상기 언더슈트에 기인하여 발생될 때, 기억회로의 PNPN 구조에 의해 형성된 다이리스터가 흔히 온 된다(소위 래치-업에 기인함)그리고 결과로써, 기억회로 내의 일부 소자가 파괴된다. 또한 종래기술에서 번-인 보드상에 많은 배선을 정렬시키고 콘넥터내에 많은 접촉 세그먼트를 제공할 필요가 있다. 결과로서 번-인 테스트를 수행하는 장치의 구조는 복잡해지고 상기 장치의 크기는 매우 커진다.
본 발명은 상기 문제들을 해결하기 위해 완성되었다. 제3도는 본 발명의 기본 원리를 표시하는 블록도이다. 제3도에서 참조번호(10)는 테스트 패턴 발생회로이다. 참조번호(20)는 입력 스위칭회로이다. 테스트패턴 발생회로(10)는 발진기(11), 발진기(11)로 부터 발생된 펄스를 기초로 하여 행 어드레스 스트로브신호(
Figure kpo00004
) 및 열 어드레스 스트로브신호(
Figure kpo00005
)를 발생하는 클록 발생기(12), 발진기(11)로 부터 발생된 펄스를 계수하고 기억회로용 어드레스신호(ADD)를 발생하는 어드레스 발생수단(13), 발진기(11)로 부터 발생된 펄스를 기초로 하여 쓰기 인에이블신호(
Figure kpo00006
)를 발생하는 쓰기 인에이블 발생기(14), 발진기(15)로부터 발생된 펄스를 기초로 하는 기입 데이타(DIN)(이 경우 번-인 테스트를 실행하는 테스트 패턴) 및 기억회로로 부터 읽어내는 대응하는 데이타와 비교 및 체크하기 위해 예상값의 데이타를 발생하는 데이타 발생기(15)로 구성된다. 본 발명에서는, 어드레스 계수기는 어드레스 발생수단의 한 실시예로서 이용될 수 있다. 입력 스위칭회로(20)는 내부회로에 연결된 각 회로에서 한쌍의 게이트 트랜지스터(Q1, Q2)로 구성되며 테스트 패턴 발생회로(10)로 부터 발생된 상기 신호(
Figure kpo00007
,
Figure kpo00008
,ADD 및
Figure kpo00009
)및 기입 데이타(DIN)와 스위칭회로(20)의 근처에 제공된 적절한 수신 수단을 통하여 외부로부터 입력된 외부신호(행 및 열 어드레스 스트로브 신호(
Figure kpo00010
,
Figure kpo00011
), 어드레스 신호(ADD), 쓰기 인에이블신호(WE), 기입데이타(DIN)사이의 내부회로에서 공급된 입력을 스위치한다. 이러한 점에서 행 및 열 어드레스 스트로브 신호(
Figure kpo00012
) 및 (
Figure kpo00013
)는 스위칭회로(20)에 액세스 시간을 결정하는 타이밍신호로써 이용된다.
입력 스위칭회로(20)의 게이트 트랜지스터(Q1, Q2)는 스위칭신호(X, X(반전된
Figure kpo00014
신호))에 의해 제어된다. 신호(X)의 전위가 하이일때 외부(
Figure kpo00015
,
Figure kpo00016
,
Figure kpo00017
,DIN)로부터 입력된 외부신호가 입력 스위칭회로(20)를 통해 내부회로에 제공된다. 이 작동은 평상모드에 해당한다. 이에 반하여, 신호(
Figure kpo00018
)의 전위가 하이이고 게이트 트랜지스터(Q2)가 온일때(게이트 트랜지스터 Q1는 오프), 테스트 패턴 발생회로(10)로 부터 발생한 상기 신호는 입력 스위칭회로(20)를 통해 내부회로에 제공된다. 이 작동은 테스트모드에 해당한다.
테스트 패턴 발생회로(10) 및 입력 스위칭회로(20)가 동일 칩상에 제공되므로, 즉 기억회로를 포함한 내부회로가 제공되므로, 테스트 패턴 발생회로로 부터 발생한 신호를 기억회로를 포함한 내부회로에 공급하기 위하여 외부로 부터 배선을 칩에 제공하는 것이 필요하지 않다. 바꾸어 말하면 제4도에서 처럼 번-인 테스트를 수행하기 위해 번-인 보드상에 제공된 각 칩(3)에 전원(Vcc, Vss)을 공급하는 두 배선(41, 42)만이 필요하다. 그러나 이 연결에서 만약 상기 스위칭신호(X,
Figure kpo00019
)가 외부로 부터 공급된다면 각칩에 외부로부터 상기 스위칭신호(X,
Figure kpo00020
)를 공급하기 위한 배선이 또한 필요하다. 만약 신호(X,
Figure kpo00021
)가 각 칩상에 발생된다면 신호(X,
Figure kpo00022
)를 공급하는 그러한 배선을 필요하지 않다. 각 칩에 스위칭신호(X,
Figure kpo00023
)를 발생하는 수단예가, 전원(Vcc)이 예를들어 6볼트 이상 증가할 때 테스트모드에서 작동하도록 입력 스위칭회로(20)에 제공된 트랜지스터(Q1, Q2)를 제어하는 칩회로에 제공된다.
제5도에 입력 스위칭회로에 제공된 트랜지스터(Q1, Q2)가 상기 전원(Vcc)이 7볼트일 때 테스트모드에서 작동하고 상기 전원(Vcc)이 예를들어 5볼트일때 평상모드에서 작동하도록 스위치되는 스위칭신호(X,
Figure kpo00024
)를 발생하는 회로의 예를 표시한다.
제5도에서 상기 회로는 4MOS트랜지스터(Q51내지 Q54)로 구성되는데 각각은 공통으로 연결된 게이트 및 드레인을 가진다. 이 트랜지스터(Q51내지 Q54) 및 저항(51)은 전원(Vcc) 및 접지 사이에서 직렬로 연결된다. 트랜지스터(Q54) 및 저항(R51) 사이의 연결점(N1)은 MOS트랜지스터(Q55)의 게이트에 연결된다. 저항(R52) 및 트랜지스터(Q55)는 전원(Vcc) 및 접지 사이에 연결된다. 트랜지스터(Q55) 및 저항(R52)사이의 연결점(N2)은 MOS트랜지스터(Q56)의 게이트에 연결된다. 저항(R53) 및 트랜지스터(Q56)는 전원(Vcc) 및 접지 사이에 연결된다.
전원(Vcc)이 제5도에 표시된 상기 회로에 공급될 때 상기 트랜지스터(Q51내지 Q54)는 온되고 소정 전압 강하(1볼트)가 트랜지스터(Q51내지 Q54)의 각 게이트와 소오스 사이에서 발생된다.
그래서 만약 전원(Vcc)이 예를들어 7볼트에 세트되면 연결점(N1)의 전위는 상기 트랜지스터(Q51내지 Q54)의 각각에 발생한 상기 전압 강하의 합으로 인해 3볼트가 된다. 그래서 소정 드레시 홀드 전압을 가지는 트랜지스터(Q55)는 온되고 연결점 N2의 전위(즉 신호 X의 전위)는 저항(R52)에 발생된 전압 강하로 인해 로우로 된다. 게다가 트랜지스터(Q56)는 오프되고 저항(R53) 및 트랜지스터(Q56)사이의 연결점(N3)의 전위(즉 신호
Figure kpo00025
의 전위)는 하이로 된다. 그래서 트랜지스터(Q1)는 오프되고 트랜지스터(Q2)는 온되며 입력 스위칭회로(20)는 테스트모드에서 작동하도록 테스트 패턴 발생회로(10)의 출력쪽에 연결된다.
이에 반하여 만약 전원(Vcc)이 예를들어 5볼트에 세트된다면 연결점(N1)의 전위는 1볼트가 되고 소정 트레시홀드 전압을 가지는 트랜지스터(Q55)는 오프되며 연결점(N2)의 전위(즉 신호 X의 전위)는 하이로 된다. 결과로서 트랜지스터(Q56)는 온되고 연결점(N3)의 전위(즉 신호
Figure kpo00026
의 전위)는 로우로 된다. 그래서 트랜지스터(Q1)는 온되고 트랜지스터(Q2)는 오프되며 입력 스위칭회로(20)는 외부로 부터 외부신호를 받고 평상모드에서 작동되도록 스위치된다. 그래서 상기 회로는 전원(Vcc)의 전위에 따라, 테스트모드에서 평상모드로 또는 반대로 입력 스위칭회로(20)를 스위칭하기 위한 신호(X,
Figure kpo00027
)의 소정 레벨을 발생한다.
제5도에서 표시한 상기 회로가 위에서 언급한 것처럼 신호(X,
Figure kpo00028
)의 레벨을 결정하기 위하여 MOS트랜지스터(Q51내지 Q54)의 전압 강하를 사용하더라도 상기 MOS트랜지스터 대신에, 예를들어 다이오드의 순방향 전압 강하를 사용하는 것이 또한 가능하다.
또한 다이나믹 RAM에서 테스트모드에 사용된 상기 어드레스 발생수단(13)처럼 다이나믹 RAM을 리프레시 하기위해 통상적으로 제공된 어드레스 계수기를 사용하는 것도 가능하다.
또한 만약 테스트모드에서 기억회로에 입력된 데이타에 대응하는 예상값의 데이타를 테스트모드에서 기억회로로 부터 출력된 데이타와 비교하는 비교기(31)가 각 칩(3)에 제공되고 비교기(31)의 출력신호가 각 칩(3)에 제공된 데이타 출력핀을 통해 사용되는 배선(43)에 의해 외부 체크회로에 계별적으로 공급되면, 어떤 IC칩(3)이 결함이 있는지 없는지를 외부로 부터 개별적으로 체크하는 것이 가능하며, 그리고 만역 배선(43)의 소정그룹이 공통으로 연결된다면(소위 배선된 OR형태), IC칩(3)의 소정그룹이 결함있는 IC칩(3)를 포함하는지 안하는지를 외부로 부터 체크하는 것이 가능하다.
제6도는 본 발명에 따른 기억장치의 실시예를 표시하는 블록도이다. 참조번호(32)는 기억회로이다. 참조번호(31)은 기입데이타(테스트 패턴 데이타)에 대응 예상값의 데이타를 테스트모드에서 기억회로(32)로 부터 읽어낸 출력데이타(DOUT)와 비교하는 비교기이다. 본 실시예에서 배타적 OR게이트(EOR게이트)는 비교기(31)로서 사용된다. 비교기(EOR게이트)(31)의 출력신호는 평상모드에서 기억회로(32)로 부터 읽어낸 데이타가 출력되는 데이타 출력단자(33)를 통하여 칩의 외부로 출력된다.
제7도는 제6도에서 표시한 상기 회로의 테스트모드에서의 작동을 표시하는 타이밍도이다.
전원(Vcc)이 번-인 테스트를 실행하기 위해 예를들어 7볼트에 세트될 때, 테스트 패턴 발생회로(10)는 입력 스위칭회로(20)를 통해 내부회로(기억회로(32))에 연결되며, 클록발생기(12)로 부터 발생된 행 및 열 어드레스 스트로브신호(
Figure kpo00029
,
Figure kpo00030
), 어드레스 발생수단(13)으로 부터 발생된 어드레스 신호(ADD), 쓰기인에이블신호(
Figure kpo00031
), 데이타 발생기(15)로 부터 발생된 기입 데이타(DIN)등이 기억회로(32)에 입력된다. 제7도의 쓰기 모드에 표시된 것처럼 번-인 테스트가 실행될 때 기입 동작이 먼저 실행되고 데이타 발생기(15)로부터 발생된 제(d)도에 표시한 것처럼 예를들어 "1"과 "0"사이에 교대로 변화하는 데이타에 의해 형성된 소정 테스트 패턴 데이타가 제7(b)도에 표시한 것처럼 어드레스 발생수단(13)으로 부터 연속적으로 발생된 어드레스신호에 따라 기억회로(32)에 제공된 기억셀에 연속으로 쓰여진다.
소정 테스트 패턴데이타가 대응 기억셀에 쓰여진 후, 동작모드는 제7(c)도에서 처럼 쓰기 인에이블신호(WE)의 전압 레벨이 하이를 유지하고 제7(e)도에서 처럼 비교기(EOR게이트)(31)를 농동상태(즉 신호 CMP의 전압 레벨을 하이로 유지함)로 유지함에 의해 쓰기 모드에서 읽기(비교)모드로 스위치된다. 그래서 기억셀에 쓰여진 테스트 패턴데이타는 제7(f)도에서 처럼 어드레스 발생수단(13)으로 부터 연속적으로 발생된 어드레스신호에 따라 읽기 데이타(DOUT)로 연속적으로 읽어낸다. 동시에 데이타 발생기(15) 또한 제7(d)도에서 처럼 대응데이타(즉 예상값의 데이타)를 발생한다. 그래서 상기 읽기 데이타(DOUT)는 계수기(31)에 의해 상기 예상값의 데이타와 비교된다. 이 경우에 만약 소정데이타가 대응기억셀에 쓰여지는 기입동작과 소정 데이타가 대응기억셀로 부터 읽어내는 읽어내기 동작이 정상적으로 수행된다면 상기 읽기 데이타(DOUT)의 전압 레벨은 대응 예상값의 데이타 전압 레벨과 일치한다. 결과로서 비교기(EOR게이트)(31)의 출력전압은 로우레벨이 된다. 반대로 만약 대응 기억셀이 결함이 있고 상기 기입 또는 읽어내기 동작이 정상적으로 수행되지 않는다면 상기 읽기 데이타(DOUT)의 전압 레벨은 대응 예상값의 데이타의 전압 레벨과 일치하지 않는다. 그 결과로 비교기(EOR게이트)의 출력전압은 하이레벨이 되고 비교기(31)의 이 출력전압은 IC칩(3)에 제공된 데이타 출력단자(33)을 통해 외부회로에 공급된다.
이 연결에서 평상모드에서 기억회로로 부터 읽어낸 데이타가 상기 데이타 출력단자(33)를 통하여 출력되므로 제6도에 도시된 실시예에 따라 스위칭회로(34)는 평상모드에서 기억회로로 부터 읽어낸 상기 데이타와 테스트모드에서 발생한 비교기(31)의 출력신호 사이의 데이타 출력단자(33)를 통한 데이타 출력을 스위치하기 위해 제공된다.
제8도는 제6도에서 표시한 데이타 출력단자(33)를 포함하는 기억장치의 일부분의 예를 보다 상세하게 보여준다. 참조번호(35)는 MOS트랜지스터(Q1, Q2)로 구성되는 출력버퍼이다.
그래서 평상모드에서 기억회로(32)로 부터 읽어낸 데이타(DOUT)는 신호(D)와 신호(D)의 반전된 신호(
Figure kpo00032
)처럼 스위칭회로(34)를 통해 출력버퍼(35)에 입력된다. 또한 테스트모드에서 비교기(31)의 출력신호는 출력신호(C)와 신호(C)의 반전된 신호(
Figure kpo00033
)처럼 스위칭회로(34)를 통해 출력버퍼(35)에 입력된다. 게다가 출력버퍼(35)로부터 발생한 출력신호는 단자(33)를 통해 외부에 제공된다. 스위칭회로(34)는 전원이 예를들어 7볼트일때 입력신호로써 상기 신호(C,
Figure kpo00034
)를 선택하고 전원이 예를들어 5볼트일때 입력신호로써 상기 신호(D,
Figure kpo00035
)를 선택한다. 이 연결에서 스위칭회로(34)의 구조는 제3도 및 제5도에서 표시한 상기 스위칭회로(20)와 유사한 구조로 되어 있다.
제9도는 기억장치(A, B)에 제공된 데이타 출력단자(331, 332)사이에 연결된 배선(43)의 구성예를 보여준다. 저항(R8)을 포함한 외부회로는 공통(상기에 언급한 배선된 OR형태)으로 연결된다. 각 기억장치는 스위칭회로(341, 342) 및 출력버퍼(351, 352)로 구성된다. 각 출력버퍼(351, 352)는 트랜지스터(Q11, Q21및 Q12, Q22)로 각각 구성된다. 각 트랜지스터(Q11, Q12)의 게이트 전위는 0볼트에 세트되어 트랜지스터(Q11, Q12)는 오프된다.
그래서 기억장치(A)가 테스트모드에 있는 경우를 고려하면 기억장치(A)에 제공된 비교기(31)의 출력신호(C,
Figure kpo00036
)는 스위칭회로(341)를 통한 트랜지스터(Q21, Q11)의 각 게이트에 공급된다.
따라서 만약 기억장치(A)에 제공된 비교기의 출력신호(C,
Figure kpo00037
)의 각 전위가 각각 로우 및 하이로 되면(즉 기억장치(A)에 제공된 비교기(31)에 공급된 상기 그 입력 데이타가 일치하고 기억회로의 동작이 정상이면) 신호(C)가 입력되는 트랜지스터(Q21)는 오프되고 트랜지스터(Q11, Q21)로 구성되는 출력버퍼(315)의 출력측은 플로팅(하이 임피던스)상태가 된다.
이 경우에 예를들어 기억장치(B)에 제공된 열 어드레스 스트로브신호(
Figure kpo00038
)의 전위가 하이레벨로 세트됨에 의해 기억장치(B)에 제공된 출력버퍼(352)의 출력측 또한 플로팅(하이 임피던스)상태가 된다. 그래서 저항(R8)으로 구성되는 외부 회로를 통해 전류가 흐르지 않으므로 외부회로의 출력신호(TE)의 전위는 하이가 된다.
반대로 만약 기억장치(A)에 제공된 비교기의 출력신호의 각 전위가 각각 하이 및 로우가 되면(즉 기억장치(A)에 제공된 비교기에 공급된 상기 2입력 데이타가 일치하지 않고 기억회로의 작동이 비정상이면)상기 트랜지스터(Q21)는 온되고 그래서 외부회로에 제공된 상기 저항(R8)과 기억장치(A)에 제공된 트랜지스터(Q21)를 통해 전류가 흐른다(즉 출력버퍼(352)의 출력측은 로우 임피던스 상태에 있다). 결과로서 기억장치(B)에 제공된 출력버퍼(351)의 출력측이 플로팅상태에 있더라도 외부 회로의 출력신호(TE)의 전위는 저항(R8)에 발생된 전압 강하로인 로우로 된다. 그래서 비교기에 제공된 2입력 데이타의 전압 레벨에 따라 비교기에서 소정 출력신호를 각각 발생하는 다수의 기억장치(A, B)등을 연속적으로 테스트 함으로써 외부 소오스를 통해 결함있는 장치(이 경우 기억장치(A))를 발견할 수 있다.
비록 상기 설명이 테스트모드에서의 작동에 관련되더라도, 소정 기억장치(예를들어 기억장치(A))로부터 읽는 출력 데이타(D,
Figure kpo00039
)는 평상모드에서 스위칭회로(예를들어 스위칭회로(341))를 통해 출력버퍼(예를들어 출력버퍼(351)에 제공된다. 그리고 출력버퍼(예를들어 기억장치(A)에 제공된 출력버퍼(351))의 출력측의 전위는 평상모드에서 대응 기억셀로 부터 제공된 상기 출력데이타의 전위에 따라 제어된다.

Claims (11)

  1. 기억회로를 포함하는 내부회로; 테스트 패턴 발생회로(10); 외부로부터 제공된 외부 신호를 수신하는 수단; 및 상기 테스트 패턴 발생회로(10)와 상기 수신 수단사이에 접촉되며 테스트모드에서 입력 스위칭회로(20)를 통해 상기 내부회로에 입력되는 상기 테스트 패턴 발생회로(10)로부터 발생된 출력신호와 평상모드에서 상기 입력 스위칭회로를 통해 상기 내부회로에 입력된 상기 외부신호사이에 상기 내부회로에 제공된 입력을 스위치하는 입력 스위칭회로(20)로 구성되며, 상기 테스트 패턴 발생회로(10), 상기 입력 스위칭회로(20), 및 상기 내부회로가 동일 칩상에 구비되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 테스트 패턴 발생회로(10)는 상기 기억회로에 제공된 각 소정기억셀에 억세스 하기 위해 소정 어드레스신호를 발생하기 위한 어드레스 발생수단(13)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 테스트 패턴 발생회로(10)는 쓰기 인에이블신호 발생기(14)와, 기입데이타 및 상기 기입데이타에 대응하는 예상값의 데이타를 발생하는 데이타 발생기(15)를 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 테스트 패턴 발생회로(10)는 상기 기억회로에 대한 억세스 타이밍을 결정하기 위한 타이밍신호를 발생시키는 클록 발생기(12)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 클록 발생기(12)는 상기 타이밍 신호로서 행 어드레스 스트로브신호 및 열 어드레스 스트로브 신호를 발생하는 수단으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 외부신호를 수신하는 상기 수단은 어드레스신호, 쓰기 인에이블신호, 및 기입데이타를 수신하는 수단으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 외부신호를 수신하는 상기 수단은 더우기 상기 기억회로에 대한 억세스 타이밍을 결정하기 위한 타이밍 신호를 수신하는 수단을 더 포함하며 구성되는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 타이밍신호를 수신하는 상기 수단은 행 어드레스 스트로브신호 및 열 어드레스 스트로브 신호를 수신하는 수단으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 입력 스위칭회로(20)가 스위치되어 그 결과 상기 테스트 패턴 발생회로(10)로 부터 발생한 상기 출력신호가 상기 입력 스위칭회로에 제공된 전원전위가 평상모드에서의 전위보다 높을 때 상기 입력 스위칭회로(20)를 통해 상기 내부회로에 입력되는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 입력 스위칭회로(20)는 외부 소오스로 부터 제공된 신호가 테스트모드에서 평상모드로 혹은 그 반대로 스위칭됨에 의해 스위치되는 것을 특징으로 하는 반도체 기억장치.
  11. 제1항에 있어서, 상기 테스트 패턴 발생회로(10)는 번-인 테스트를 실행하기 위해 제공되는 것을 특징으로 하는 반도체 기억장치.
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