KR900005559A - 박막트랜지스터의 게이트 금속층에 의한 소오스, 드레인 패턴자체 정렬방법 - Google Patents
박막트랜지스터의 게이트 금속층에 의한 소오스, 드레인 패턴자체 정렬방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims description 4
- 239000010409 thin film Substances 0.000 title claims description 4
- 239000002184 metal Substances 0.000 title claims 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 claims 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 1
- 239000011521 glass Substances 0.000 claims 1
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (가) 내지 (사)는 본 발명 박막트랜지스의 소오스, 드레인 제조순서를 보인 공정도.
Claims (1)
- 유리판(21)위에 Cr(22)을 증착한 역스태거형 박막트랜지스터의 제조공정에 있어서, 상기 Cr(22)위에 SiN(23), a-Si : H(24), SiO2(25)를 증착하고, 포지티브포토레지스트(26)를 도포한 후 빛을 조사하여 패턴을 형성하고, 상기 SiO2(25)를 선택적으로 에칭하고 Al(27)을 증착하여 소오스, 드레인 금속층을 증착한 후 상기 포지티브포토레지스트(26)를 리프트 오프하는 것을 특징으로 한 박막 트랜지스터의 게이트 금속층에 의한 소오스, 드레인 패턴자체 정렬방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880012854A KR950000654B1 (ko) | 1988-09-30 | 1988-09-30 | 박막트랜지스터의 게이트 금속층에 의한 소오스, 드레인 패턴자체 정렬방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880012854A KR950000654B1 (ko) | 1988-09-30 | 1988-09-30 | 박막트랜지스터의 게이트 금속층에 의한 소오스, 드레인 패턴자체 정렬방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900005559A true KR900005559A (ko) | 1990-04-14 |
| KR950000654B1 KR950000654B1 (ko) | 1995-01-27 |
Family
ID=19278194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880012854A KR950000654B1 (ko) | 1988-09-30 | 1988-09-30 | 박막트랜지스터의 게이트 금속층에 의한 소오스, 드레인 패턴자체 정렬방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950000654B1 (ko) |
-
1988
- 1988-09-30 KR KR1019880012854A patent/KR950000654B1/ko not_active IP Right Cessation
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|---|---|
| KR950000654B1 (ko) | 1995-01-27 |
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