KR20240032140A - 전자부품 그리고 그 실장 방법 및 실장 구조 - Google Patents

전자부품 그리고 그 실장 방법 및 실장 구조 Download PDF

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치아키 야마모토
야스시 요시다
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

충분한 내열성을 가지는 외부전극을 포함한 전자부품 그리고 그 실장 방법 및 실장 구조를 제공한다. 전자부품(1)은 내부전극(16a, 16b)이 매설되고, 두께방향(T)으로 마주보는 제1 주면(12a) 및 제2 주면(12b), 두께방향(T)에 대하여 직교하는 폭방향(W)으로 마주보는 제1 측면(13a) 및 제2 측면(13b), 및 두께방향(T) 및 폭방향(W) 쌍방에 대하여 직교하는 길이방향(L)으로 마주보는 제1 단면(14a) 및 제2 단면(14b)을 가지는 소체(10)와, 소체(10)의 제1 단면(14a) 및 제2 단면(14b)에 적어도 배치되고, 내부전극(16a, 16b)과 접속되는 한 쌍의 외부전극(20a, 20b)을 포함하며, 외부전극(20a, 20b)은 Ni 도금층(21)과, Ni 도금층(21) 상에 직접, 또는 섬 형상 혹은 층 형상의 Cu계 개재부(22)를 개재하여 간접적으로 배치되는 Cu6Sn5 부분(23)을 적어도 가진다.

Description

전자부품 그리고 그 실장 방법 및 실장 구조
본 발명은 전자부품 그리고 그 실장 방법 및 실장 구조에 관한 것이다.
휴대전화를 비롯한 전자기기의 소형화나 CPU의 고속화에 따라 적층 세라믹 콘덴서(MLCC)에 대한 수요가 점점 높아지고 있다.
여기서, 적층 세라믹 콘덴서로서 예를 들면 특허문헌 1에는 유전체층과 상기 유전체층을 끼고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 본체와, 각각 제1 및 제2 내부전극 중 대응하는 내부전극에 연결되도록 세라믹 본체의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극을 포함하고, 제1 및 제2 외부전극은 각각 적어도 일부분이 세라믹 본체의 제1 및 제2 외측에 접하는 제1 및 제2 베이스 전극층과, 각각 제1 및 제2 베이스 전극층을 커버하도록 배치된 제1 및 제2 니켈 도금층과, 각각 제1 및 제2 니켈 도금층을 커버하도록 배치된 제1 및 제2 주석 도금층을 각각 포함하고, 제1 및 제2 주석 도금층 각각의 중심 부분의 두께가 5㎛를 초과하는 적층 세라믹 전자부품이 기재되어 있다.
일본 공개특허공보 특개2020-61537호
외부전극 중 (제1 및 제2)베이스 전극층에 구리가 포함되는 적층 세라믹 전자부품에서는 베이스 전극층에 포함되는 구리가 주석 도금층에 확산되기 쉬워짐으로써 회로 기판의 랜드에 접합할 때 구리가 베이스 전극층으로부터 소실되기 때문에 실장 불량이 될 우려가 있었다. 이 점에서, 특허문헌 1에서의 적층 세라믹 전자부품에서는 베이스 전극층을 커버하도록 니켈 도금층을 마련함으로써 구리의 베이스 전극층으로부터의 확산이 일어나기 어렵게 하고 있다.
그러나, 베이스 전극층을 커버하도록 니켈 도금층을 마련한 경우에도 회로 기판에 배치된 솔더를 가열하여 전자부품을 회로 기판에 접합하는 리플로우 공정에서 접합 온도가 고온이 되는 경우나 고온 환경하에 장시간 노출되는 경우에 니켈 도금층에 포함되는 니켈 원자의 솔더로의 확산에 의한 실장 불량이 일어날 수 있다. 그 때문에, 특허문헌 1에 기재된 적층 세라믹 전자부품은 여전히 외부전극의 내열성에 개량의 여지가 있었다.
그 때문에, 본 발명은 우수한 내열성을 가짐과 함께 열 충격에 의한 위스커 발생을 유효하게 억제한 외부전극을 포함한 전자부품 그리고 그 실장 방법 및 실장 구조를 제공하는 것을 과제로 한다.
본 발명의 한 양태에 따르면 내부전극이 매설되고 두께방향으로 마주보는 제1 주면(主面) 및 제2 주면, 상기 두께방향에 대하여 직교하는 폭방향으로 마주보는 제1 측면 및 제2 측면, 및 상기 두께방향 및 상기 폭방향 쌍방에 대하여 직교하는 길이방향으로 마주보는 제1 단면(端面) 및 제2 단면을 가지는 소체와, 상기 소체의 상기 제1 단면 및 상기 제2 단면에 적어도 배치되고 상기 내부전극과 접속되는 한 쌍의 외부전극을 포함하는 전자부품으로서, 상기 외부전극은 Ni 도금층과, 상기 Ni 도금층 상에 직접, 또는 섬 형상 혹은 층 형상의 Cu계 개재부를 개재하여 간접적으로 배치되는 Cu6Sn5 부분을 적어도 가지는 전자부품이 제공된다.
본 발명에 따르면 우수한 내열성을 가짐과 함께 열 충격에 의한 위스커 발생을 유효하게 억제한 외부전극을 포함한 전자부품 그리고 그 실장 방법 및 실장 구조를 제공할 수 있다
도 1은 전자부품인 적층 세라믹 콘덴서의 일례를 나타내는 외관 사시도이다.
도 2는 도 1에 나타내는 II-II선의 위치에서 길이방향(L) 및 두께방향(T)을 포함하는 평면에서 절단했을 때의 단면도이다.
도 3은 도 1에 나타내는 III-III선의 위치에서 폭방향(W) 및 두께방향(T)을 포함하는 평면에서 절단했을 때의 단면도이다.
도 4는 다른 적층 구조로 형성한 다양한 외부전극의 부분 단면도로서, 도 4(a)가 Ni 도금층 상에 섬 형상의 Cu계 개재부를 개재하여 Cu6Sn5 부분이 배치되는 경우의 외부전극의 부분 단면도, 도 4(b)가 Ni 도금층 상에 층 형상의 Cu계 개재부를 개재하여 Cu6Sn5 부분이 배치되는 경우의 외부전극의 부분 단면도, 도 4(c)가 Ni 도금층 상에 직접 Cu6Sn5 부분이 배치되는 경우의 외부전극의 부분 단면도이다.
도 5는 Cu계 개재부가 단일 개재부인 경우의 외부전극의 적층 구조를 나타낸 부분 단면도로서, 도 5(a)가 섬 형상의 Cu3Sn 부분으로 형성되는 단일 개재부에 의해 섬 형상의 Cu계 개재부가 배치되는 경우의 외부전극의 부분 단면도, 도 5(b)가 층 형상의 Cu3Sn 부분으로 형성되는 단일 개재부에 의해 층 형상의 Cu계 개재부가 배치되는 경우의 외부전극의 부분 단면도이다.
도 6은 Cu계 개재부가 복합 개재부인 경우의 외부전극의 적층 구조를 나타낸 부분 단면도로서, 도 6(a)가 섬 형상의 Cu 부분과 섬 형상의 Cu3Sn 부분으로 형성되는 복합 개재부에 의해 섬 형상의 Cu계 개재부가 배치되는 경우의 외부전극의 부분 단면도, 도 6(b)가 섬 형상의 Cu 부분과 층 형상의 Cu3Sn 부분으로 형성되는 복합 개재부에 의해 층 형상의 Cu계 개재부가 배치되는 경우의 외부전극의 부분 단면도, 도 6(c)가 층 형상의 Cu 부분과 층 형상의 Cu3Sn 부분으로 형성되는 복합 개재부에 의해 층 형상의 Cu계 개재부가 배치되는 경우의 외부전극의 부분 단면도이다.
도 7은 본 실시형태의 전자부품의 실장 방법을 나타내는 모식 단면도이며, 도 7(a)는 회로 기판의 랜드 상에 솔더를 개재하여 전자부품을 거치하고 리플로우하기 전 상태를 나타내는 모식 단면도이고, 도 7(b)는 도 7(a)의 전자부품의 거치 상태로 리플로우한 후에 전자부품이 회로 기판에 실장되었을 때의 상태를 나타내는 모식 단면도이다.
이하, 도면과 함께 본 발명을 실시하기 위한 형태(이하, "본 실시형태"라고 함)에 대해 설명한다. 한편, 본 발명은 이하의 실시형태에 한정되는 것은 아니며 본 발명의 요지를 변경하지 않는 범위에서 다양한 변경이 가능하다.
(1) 전자부품
이하, 도면과 함께 본 발명을 실시하기 위한 형태에 따른 전자부품에 대해 설명한다. 본 실시형태에서는 전자부품으로서 적층 세라믹 콘덴서를 예로 들어 설명한다. 한편, 본 실시형태에서는 통상의 2단자 콘덴서를 예로 들어 설명하지만 이에 한정되는 것은 아니며, 적층 세라믹 콘덴서 외에 코일과 커패시턴스를 포함하는 적층형 LC 필터, 적층 세라믹 인덕터, 적층 세라믹 서미스터, 또한, 적층형에 그치지 않고 도선을 감아 돌린 코일, 수지 중에 전자부품이 매설된 모듈 등 외부에 있는 다양한 전자부품과 접속하는 전극에도 적응할 수 있다.
도 1은 전자부품인 적층 세라믹 콘덴서의 일례를 나타내는 외관 사시도이다. 도 2는 도 1에 나타내는 II-II선의 위치에서 길이방향(L) 및 두께방향(T)을 포함하는 평면에서 절단했을 때의 단면도이다. 또한, 도 3은 도 1에 나타내는 III-III선의 위치에서 폭방향(W) 및 두께방향(T)을 포함하는 평면에서 절단했을 때의 단면도이다.
본 실시형태의 전자부품(1)은 내부전극(16a, 16b)이 매설되고 두께방향(T)으로 마주보는 제1 주면(12a) 및 제2 주면(12b), 두께방향(T)에 대하여 직교하는 폭방향(W)으로 마주보는 제1 측면(13a) 및 제2 측면(13b), 및 두께방향(T) 및 폭방향(W) 쌍방에 대하여 직교하는 길이방향(L)으로 마주보는 제1 단면(14a) 및 제2 단면(14b)을 가지는 소체(10)와, 소체(10)의 제1 단면(14a) 및 제2 단면(14b)에 각각 배치되고 내부전극(16a, 16b)과 접속되는 한 쌍의 외부전극(20a, 20b)을 포함한다. 여기서, 외부전극(20a, 20b)은 Ni 도금층(21)과, Ni 도금층(21) 상에 직접, 또는 섬 형상 혹은 층 형상의 Cu계 개재부(22)를 개재하여 간접적으로 배치되는 Cu6Sn5 부분(23)을 적어도 가진다.
본 실시형태의 전자부품(1)인 적층 세라믹 콘덴서의 일례로서 도 1에 나타내는 바와 같은 직방체 형상의 소체(10)와, 소체(10)의 양 단면(14a, 14b)에 적어도 배치되는 2개의 외부전극(20a, 20b)을 가지는 것을 들 수 있다. 한편, 소체(10)로서는 공지된 구성을 채택할 수 있고 도 1에 나타내는 직방체 형상인 것에 한정되지 않는다.
소체(10)는 적층된 복수개의 세라믹층(15)과 복수개의 내부전극층(16a, 16b)을 가진다. 또한, 소체(10)는 두께방향(T)으로 마주보는 제1 주면(12a) 및 제2 주면(12b)과, 두께방향(T)에 직교하는 폭방향(W)으로 마주보는 제1 측면(13a) 및 제2 측면(13b)과, 두께방향(T) 및 폭방향(W)에 직교하는 길이방향(L)으로 마주보는 제1 단면(14a) 및 제2 단면(14b)을 가진다. 소체(10)의 치수는 특별히 한정되지 않는다. 한편, 소체(10)는 도 1에 나타내는 바와 같이, 길이방향(L)을 따른 치수가 폭방향(W)을 따른 치수보다도 반드시 길다고는 한정되지 않는다.
이 소체(10)에는 직방체의 모서리부 및 능선부가 라운드형으로 되어 있는 것이 바람직하다. 여기서, 모서리부란 소체(10)가 인접한 3면이 교차하는 부분이며, 능선부란 소체(10)가 인접한 2면이 교차하는 부분이다. 또한, 제1 주면(12a) 및 제2 주면(12b), 제1 측면(13a) 및 제2 측면(13b), 그리고 제1 단면(14a) 및 제2 단면(14b)의 일부 또는 전부에 요철 등이 형성되어 있어도 된다.
또한, 이 소체(10)는 도 2에 나타내는 바와 같이, 내부전극(16a, 16b)이 세라믹층(15)에 매설된 구조를 가진다. 여기서, 내부전극(16a, 16b)이 매설되는 세라믹층(15)은 외층부(15a)와 내층부(15b)를 포함한다. 이 중, 외층부(15a)는 소체(10)의 제1 주면(12a)을 포함하고 제1 주면(12a)에 가장 가까운 내부전극층(도 2에서의 내부전극층(16a))의 외측에 위치하는 세라믹층의 부분과, 소체(10)의 제2 주면(12b)을 포함하고 제2 주면(12b)에 가장 가까운 내부전극층(도 2에서의 내부전극층(16b))의 외측에 위치하는 세라믹층의 부분이다. 또한, 내층부(15b)는 서로 마주보고 인접한 2개의 내부전극층(16a, 16b)으로 구획되는 세라믹층의 부분이다. 한편, 외층부(15a)를 구성하는 세라믹층 부분의 두께는 특별히 한정되지 않으나, 내층부(15b)를 구성하는 세라믹층 부분보다 두꺼운 것이 바람직하고, 예를 들면 20㎛ 이상 300㎛ 이하의 범위로 해도 된다.
소체(10)에서 적층되는 세라믹층 부분(내층부(15b)와 2장의 외층부(15a)를 포함한다.)의 합계 층수는 특별히 한정되지 않으나 15 이상 2000 이하의 범위인 것이 바람직하다.
소체(10)의 외형 치수는 특별히 한정되지 않으나 길이방향(L)을 따른 치수가 0.08㎜ 이상 5.6㎜ 이하의 범위, 폭방향(W)을 따른 치수가 0.04㎜ 이상 4.9㎜ 이하, 두께방향(T)을 따른 치수가 0.04㎜ 이상 2.9㎜ 이하인 것이 바람직하다.
소체(10)에 포함되는 세라믹층(15)은 전자부품(1)을 적층 세라믹 콘덴서로서 기능시킬 경우, 유전체 재료에 의해 구성되는 것이 바람직하다. 여기서, 유전체 재료로는 예를 들면 BaTiO3이나 CaTiO3, SrTiO3 또는 CaZrO3 등의 주성분을 포함하는 유전체 세라믹을 이용할 수 있다. 상기 유전체 재료를 주성분으로서 포함하는 경우, 원하는 소체(10)의 특성에 따라 예를 들면 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물 또는 Ni 화합물 등의 주성분보다도 함유량이 적은 부성분을 첨가한 것을 이용해도 된다.
한편으로, 소체(10)에 포함되는 세라믹층(15)은 전자부품(1)을 서미스터 소자로서 기능시킬 경우, 반도체 세라믹에 의해 구성되는 것이 바람직하다. 여기서, 반도체 세라믹 재료로는 예를 들면 스피넬계의 세라믹 재료 등을 이용할 수 있다.
또한, 소체(10)에 포함되는 세라믹층(15)은 전자부품(1)을 인덕터 소자로서 기능시킬 경우, 자성체 세라믹에 의해 구성되는 것이 바람직하다. 여기서, 자성체 세라믹 재료로는 예를 들면 페라이트 세라믹 재료 등을 이용할 수 있다.
이 경우, 소체(10)의 내부전극(16a, 16b)은 코일 모양의 형상을 가지는 도체에 의해 구성되는 것이 바람직하다.
소체(10)에 포함되는 세라믹층(15)의 두께는 특별히 한정되지 않으나 0.4㎛ 이상 20㎛ 이하의 범위인 것이 바람직하다.
도 1~도 3에 도시되는 소체(10)는 내부전극층(16)으로서 예를 들면 대략 직사각형 평면 형상을 가지는 복수개의 제1 내부전극층(16a) 및 복수개의 제2 내부전극층(16b)이 매설되어 있다. 이들 제1 내부전극층(16a) 및 제2 내부전극층(16b)은 소체(10)의 두께방향(T)을 따라 세라믹층(15)을 끼고 등간격으로 교대로 배치되도록 매설되는 것이 바람직하다.
여기서, 제1 내부전극층(16a)은 도 2에 나타내는 바와 같이 제2 내부전극층(16b)과 마주보고 위치하는 제1 대향 전극부(17a)와, 제1 내부전극층(16a)의 일단(一端)이 위치하는 소체(10)의 제1 단면(14a) 측에 위치하고 제1 대향 전극부(17a)에서 소체(10)의 제1 단면(14a)까지 연장되는 제1 인출 전극부(18a)를 가진다. 제1 인출 전극부(18a)는 그 단부가 제1 단면(14a)에 인출되고 후술할 제1 외부전극(20a)에 접속된다.
또한, 제2 내부전극층(16b)은 제1 내부전극층(16a)과 마주보고 위치하는 제2 대향 전극부(17b)와, 제2 내부전극층(16b)의 타단(他端)이 위치하는 소체(10)의 제2 단면(14b) 측에 위치하고 제2 대향 전극부(17b)에서 소체(10)의 제2 단면(14b)까지 연장되는 제2 인출 전극부(18b)를 가진다. 제2 인출 전극부(18b)는 그 단부가 제2 단면(14b)에 인출되고 후술할 제2 외부전극(20b)에 접속된다.
소체(10)는 도 2에 나타내는 바와 같이, 제1 내부전극층(16a)의 제1 인출 전극부(18a)와는 반대 측의 단부와 제2 단면(14b) 사이, 및 제2 내부전극층(16b)의 제2 인출 전극부(18b)와는 반대 측의 단부와 제1 단면(14a) 사이가 세라믹층(15)에 의해 이격되어 있는 것이 바람직하다(이 이격되어 있는 세라믹층의 부분(19a, 19b)을 이하에서 "L 갭"이라고 함). 또한, 소체(10)는 도 3에 나타내는 바와 같이, 제1 대향 전극부(17a)의 하나의 폭방향 끝 및 제2 대향 전극부(17b)의 하나의 폭방향 끝과 제1 측면(13a) 사이, 그리고 제1 대향 전극부(17a)의 다른 하나의 폭방향 끝 및 제2 대향 전극부(17b)의 다른 하나의 폭방향 끝과 제2 측면(13b) 사이가 세라믹층(15)에 의해 이격되어 있는 것이 바람직하다(이 이격되어 있는 부분(19c, 19d)을 이하에서 "W 갭"이라고 함).
내부전극층(16)은 예를 들면 Ni, Cu, Ag, Pd 또는 Au 등의 금속이나 Ag-Pd 합금 등의, 이들 금속의 적어도 일종을 포함하는 합금 등의 적절한 도전 재료에 의해 구성할 수 있다. 내부전극층(16)은 또한, 세라믹층(15)에 포함되는 세라믹스와 동일 조성계의 유전체 입자를 포함하고 있어도 된다.
내부전극층(16)의 두께는 특별히 한정되지 않으나 0.3㎛ 이상 2.0㎛ 이하인 것이 바람직하다. 또한, 내부전극층(16a, 16b)의 합계 배치 수는 세라믹층 부분의 합계 층수와 대략 동일한 것이 바람직하고, 보다 구체적으로는 15 이상 2000 이하의 범위인 것이 바람직하다.
소체(10)의 제1 단면(14a) 및 제2 단면(14b)에는 도 1 및 도 2에 나타내는 바와 같이, 각각 외부전극이 배치된다. 여기서, 외부전극은 한 쌍의 외부전극인 제1 외부전극(20a) 및 제2 외부전극(20b)에 의해 구성되고 각각 제1 내부전극층(16a) 및 제2 내부전극층(16b)과 전기적으로 접속된다.
보다 구체적으로 제1 외부전극(20a)은 소체(10)의 제1 단면(14a)의 표면에 적어도 배치되고, 도 1에 나타내는 실시형태에서는 제1 단면(14a) 뿐만 아니라 제1 단면(14a)에서 제1 주면(12a) 및 제2 주면(12b) 그리고 제1 측면(13a) 및 제2 측면(13b) 각각의 일부분을 덮도록 연장시켜 형성한 경우를 나타내고 있다. 이 경우, 제1 외부전극(20a)은 제1 내부전극층(16a)의 제1 인출 전극부(18a)와 전기적으로 접속된다.
또한, 제2 외부전극(20b)은 소체(10)의 제2 단면(14b)의 표면에 적어도 배치되고, 도 1에 나타내는 실시형태에서는 제2 단면(14b) 뿐만 아니라 제2 단면(14b)으로부터 제1 주면(12a) 및 제2 주면(12b) 그리고 제1 측면(13a) 및 제2 측면(13b) 각각의 일부분을 덮도록 연장시켜 형성한 경우를 나타내고 있다. 이 경우, 제2 외부전극(20b)은 제2 내부전극층(16b)의 제2 인출 전극부(18b)와 전기적으로 접속된다.
소체(10)에서는 제1 내부전극층(16a)의 제1 대향 전극부(17a)와 제2 내부전극층(16b)의 제2 대향 전극부(17b)가 세라믹층(15)을 개재하여 마주봄으로써 정전용량이 형성되어 있다. 그 때문에 제1 내부전극층(16a)이 접속된 제1 외부전극(20a)과 제2 내부전극층(16b)이 접속된 제2 외부전극(20b) 사이에 정전용량을 얻을 수 있어 콘덴서의 특성이 발현된다.
외부전극(20), 즉 제1 외부전극(20a) 및 제2 외부전극(20b) 중 하나 또는 양쪽 모두는 Ni 도금층(21)과, Ni 도금층(21) 상에 직접, 또는 섬 형상 혹은 층 형상의 Cu계 개재부(22)를 개재하여 간접적으로 배치되는 Cu6Sn5 부분(23)을 적어도 가진다. 여기서, Ni 도금층(21)은 소체(10)의 표면에 하부 전극층(25)을 끼고 배치되는 것이 바람직하다. 또한, Cu6Sn5 부분(23)의 표면에는 Sn 도금층(24)이 배치되는 것이 바람직하다.
즉, 본 실시형태의 전자부품은 예를 들면 도 4(a)에 나타내는 바와 같이, 하부 전극층(25) 상에 Ni 도금층(21)을 배치하고, 이 Ni 도금층(21) 상에 섬 형상의 Cu계 개재부(22)를 개재하여 간접적으로 Cu6Sn5 부분(23)을 배치하면서 Cu6Sn5 부분(23) 상에 Sn 도금층(24)을 배치함으로써 외부전극(20)을 형성할 수 있다. 또한, 본 실시형태의 전자부품은 도 4(b)에 나타내는 바와 같이, 하부 전극층(25) 상에 Ni 도금층(21)을 배치하고, 이 Ni 도금층(21) 상에 층 형상의 Cu계 개재부(22A)를 개재하여 간접적으로 Cu6Sn5 부분(23)을 배치하면서 Cu6Sn5 부분(23) 상에 Sn 도금층(24)을 배치함으로써 외부전극(20A)을 형성해도 된다. 또한, 본 실시형태의 전자부품은 도 4(c)에 나타내는 바와 같이, 하부 전극층(25) 상에 Ni 도금층(21)을 배치하고, 이 Ni 도금층(21) 상에 직접 Cu6Sn5 부분(23)을 배치하면서 Cu6Sn5 부분(23) 상에 Sn 도금층(24)을 배치함으로써 외부전극(20B)을 형성해도 된다.
외부전극(20)을 구성하는 하부 전극층(25)은 도전성을 가지고 있고, 소체(10)의 제1 단면(14a) 또는 제2 단면(14b)을 덮도록 배치된다. 여기서, 하부 전극층(25)은 소체(10)의 제1 단면(14a) 또는 제2 단면(14b)에 배치되고, 이 제1 단면(14a) 또는 제2 단면(14b)에서 연장되어 제1 주면(12a) 및 제2 주면(12b) 그리고 제1 측면(13a) 및 제2 측면(13b) 각각의 일부분을 덮도록 마련되어 있는 것이 바람직하다.
하부 전극층(25)으로는 도전성 금속 및 유리를 포함하는 것을 들 수 있다. 이 중, 하부 전극층(25)에 포함되는 도전성 금속으로는 예를 들면 Cu, Ni, Ag, Pb, Au 등의 금속이나 Ag-Pb 합금 등의 합금을 들 수 있다. 또한, 하부 전극층(25)에 포함되는 유리로는 B, Si, Pd, Ba, Mg, Al 및 Li 등에서 선택되는 1종 이상의 성분을 포함하는 것을 들 수 있다. 하부 전극층(25)은 복수개의 층에 의해 구성되어 있어도 된다. 하부 전극층(25)은 유리 및 도전성 금속을 포함하는 도전성 페이스트를 소체(10)에 도포하여 베이킹한 것이어도 된다. 보다 구체적으로 하부 전극층(25)은 세라믹층(15) 및 내부전극층(16)과 동시에 소성한 것이어도 되고, 세라믹층(15) 및 내부전극층(16)을 소성한 후에 베이킹한 것이어도 된다. 하부 전극층(25)은 가장 두꺼운 부분의 두께가 10㎛ 이상 150㎛ 이하의 범위인 것이 바람직하다.
Ni 도금층(21)은 소체(10)의 단면을 직접 또는 하부 전극층(25)을 끼고 배치된다. 보다 바람직하게는, Ni 도금층(21)은 소체(10)의 제1 단면(14a) 또는 제2 단면(14b)에 배치되고, 이 제1 단면(14a) 또는 제2 단면(14b)에서 연장되어 제1 주면(12a) 및 제2 주면(12b) 그리고 제1 측면(13a) 및 제2 측면(13b)에도 도달하도록 마련되는 하부 전극층(25)의 표면에 배치된다.
이와 같이 Ni 도금층(21)을 외부전극(20)에 마련함으로써 전자부품(1)을 회로 기판에 실장할 때, 리플로우 공정에서 이용되는 솔더에 의해 내부전극층(16)이나 하부 전극층(25)이 침식되는 것을 방지할 수 있다.
Ni 도금층(21)의 두께는 특별히 한정되지 않으나 1㎛ 이상 15㎛ 이하의 범위인 것이 바람직하다.
Cu계 개재부(22)는 Ni 도금층(21)의 표면에 임의로 마련된다. 여기서, Cu계 개재부(22)는 Ni 도금층(21) 상에 섬 형상 혹은 층 형상의 Cu3Sn 부분(26)으로 형성되는 단일 개재부, 또는 섬 형상 혹은 층 형상의 Cu로 형성되는 Cu 부분(27)과, 섬 형상 혹은 층 형상의 Cu3Sn으로 형성되는 Cu3Sn 부분(26)을 순서대로 배치하여 이루어지는 복합 개재부인 것이 바람직하다.
즉, Cu계 개재부는 도 5(a)에 나타내는 Cu계 개재부(22C)와 같이 Ni 도금층(21) 상에 형성되는 섬 형상의 Cu3Sn 부분(26C)으로 형성되는 단일 개재부이어도 된다. 또한, Cu계 개재부는 도 5(b)에 나타내는 Cu계 개재부(22D)와 같이 Ni 도금층(21) 상에 형성되는 층 형상의 Cu3Sn 부분(26C)으로 형성되는 단일 개재부이어도 된다.
또한, Cu계 개재부는 도 6(a)에 나타내는 Cu계 개재부(22E)와 같이 Ni 도금층(21) 상에 섬 형상의 Cu로 형성되는 Cu 부분(27E)과 섬 형상의 Cu3Sn으로 형성되는 Cu3Sn 부분(26E)을 순서대로 배치하여 이루어지는 복합 개재부이어도 된다. 또한, Cu계 개재부는 도 6(b)에 나타내는 Cu계 개재부(22F)와 같이 Ni 도금층(21) 상에 섬 형상의 Cu로 형성되는 Cu 부분(27F)과 층 형상의 Cu3Sn으로 형성되는 Cu3Sn 부분(26F)을 순서대로 배치하여 이루어지는 복합 개재부이어도 된다. 또한, Cu계 개재부는 도 6(c)에 나타내는 Cu계 개재부(22G)와 같이 Ni 도금층(21) 상에 층 형상의 Cu로 형성되는 Cu 부분(27G)과 층 형상의 Cu3Sn으로 형성되는 Cu3Sn 부분(26G)을 순서대로 배치하여 이루어지는 복합 개재부이어도 된다.
도 5는 Cu계 개재부가 단일 개재부인 경우의 외부전극의 적층 구조를 나타낸 부분 단면도로서, 도 5(a)가 섬 형상의 Cu3Sn 부분으로 형성되는 단일 개재부에 의해 섬 형상의 Cu계 개재부가 배치되는 경우의 외부전극의 부분 단면도, 도 5(b)가 층 형상의 Cu3Sn 부분으로 형성되는 단일 개재부에 의해 층 형상의 Cu계 개재부가 배치되는 경우의 외부전극의 부분 단면도이다. 또한, 도 6은 Cu계 개재부가 복합 개재부인 경우의 외부전극의 적층 구조를 나타낸 부분 단면도로서, 도 6(a)가 섬 형상의 Cu 부분과 섬 형상의 Cu3Sn 부분으로 형성되는 복합 개재부에 의해 섬 형상의 Cu계 개재부가 배치되는 경우의 외부전극의 부분 단면도, 도 6(b)가 섬 형상의 Cu 부분과 층 형상의 Cu3Sn 부분으로 형성되는 복합 개재부에 의해 층 형상의 Cu계 개재부가 배치되는 경우의 외부전극의 부분 단면도, 도 6(c)가 층 형상의 Cu 부분과 층 형상의 Cu3Sn 부분으로 형성되는 복합 개재부에 의해 층 형상의 Cu계 개재부가 배치되는 경우의 외부전극의 부분 단면도이다.
여기서, Cu계 개재부(22)에서 복합 개재부를 구성하는 Cu 부분은 도 6(c)의 Cu 부분(27G)에 나타내는 바와 같이, 층 형상으로 형성되어 있어도 된다. 한편으로, Cu계 개재부(22)에서 복합 개재부를 구성하는 Cu 부분은 도 6(a)의 Cu 부분(27E) 및 도 6(b)의 Cu 부분(27F)에 나타내는 바와 같이, 섬 형상으로 점재하여 형성되어 있어도 된다.
이와 같은 Cu계 개재부(22)를 마련함으로써 열 충격(예를 들면 -55℃~+125℃, 30사이클의 조건에서의 열 충격 시험)에 의한 위스커 발생을 유효하게 억제할 수 있다. 보다 구체적으로 Cu계 개재부(22E~22G)에 Cu 부분(27E~27G)을 마련함으로써 Cu계 개재부(22E~22G)에 Cu3Sn 부분(26)을 안정적으로 형성하는 것이 가능해지기 때문에 위스커의 형성을 효과적으로 억제할 수 있다.
특히, Cu계 개재부(22)의 Cu3Sn 부분(26)이 층 형상인 경우, Cu3Sn 부분(26)의 두께(t2)는 120㎚ 이상 460㎚ 이하의 범위인 것이 바람직하고, 160㎚ 이상 460㎚ 이하의 범위인 것이 보다 바람직하다. Cu3Sn 부분(26)의 두께(t2)를 이 범위 내로 함으로써 Cu6Sn5 부분(23)보다도 밀도가 높은 Cu3Sn 부분(26)이 생성됨으로써, Sn 도금층(24) 내에 발생하는 압축 응력이 작아지기 때문에 위스커의 형성을 보다 효과적으로 억제할 수 있다.
Cu6Sn5 부분(23)은 Ni 도금층(21) 상에 직접 또는 Cu계 개재부(22)를 개재하여 간접적으로 배치된다. 본 실시형태의 전자부품(1)은 Cu6Sn5 부분(23)을 Ni 도금층(21) 상에 직접 또는 간접적으로 배치한 외부전극을 가짐으로써, 회로 기판에 배치된 솔더를 가열하여 전자부품(1)을 회로 기판과 접합하는 리플로우 공정 시에 Ni 도금층(21)으로부터의 니켈 원자의 확산이 Cu6Sn5 부분(23)에 의해 제지당하기 때문에 외부전극의 내열성을 향상시킬 수 있다. 그 결과, 전자부품(1)을 회로 기판에 접합할 때의 실장 불량이 일어나기 어렵게 할 수 있다.
Cu6Sn5 부분(23)은 Ni 도금층(21) 상에 층 형상으로 배치되고, 또는 Ni 도금층(21) 상에 점재하도록 배치된다. 그 중에서도 Cu6Sn5 부분(23)은 층 형상인 것이 바람직하다. 이로써 외부전극(20)의 내열성을 높일 수 있다. 또한, Cu6Sn5 부분(23)의 표면 평활성이 높아짐으로써, 후술할 Sn 도금층(24)을 가지는 경우에도 Sn의 입계를 따라 Cu6Sn5가 성장함으로 인한 Sn 도금층(24)으로의 압축 응력의 응력 기울기 발생을 방지할 수 있다. 그 결과, 위스커의 성장을 보다 효과적으로 억제할 수 있다. 한편, Cu6Sn5 부분(23)은 Cu6Sn5 이외의 다른 성분을 첨가 성분으로서 포함해도 되고 첨가 성분의 존재 형태는 한정되지 않는다.
Cu6Sn5 부분(23)의 두께(t1)는 특별히 한정되지 않으나 예를 들면 300㎚ 이상 620㎚ 이하의 범위, 바람직하게는 400㎚ 이상 620㎚ 이하의 범위로 할 수 있다. 여기서, Cu6Sn5 부분(23)의 두께(t1)는 Cu계 개재부(22)의 Cu3Sn 부분(26)의 두께(t2)보다도 두꺼워도 되고, 또한, Cu3Sn 부분(26)의 두께(t2)보다 얇아도 된다.
Sn 도금층(24)은 Cu6Sn5 부분(23) 상에 배치되는 층이며 외부전극(20)의 최외층에 배치되는 층이다. 특히 Sn 도금층(24)을 외부전극(20)의 최외층에 마련함으로써 전자부품(1)을 회로 기판의 랜드에 실장할 때, 실장에 이용되는 솔더에 대한 젖음성이 향상되기 때문에 전자부품(1)의 회로 기판에 대한 실장을 보다 용이하게 실시할 수 있다.
Sn 도금층(24)은 Cu6Sn5 부분(23)을 덮도록 배치된다. 여기서, 제1 외부전극(20a)에 형성되는 Sn 도금층(24)은 제1 단면(14a)을 따른 Cu6Sn5 부분(23)의 표면에 배치되고, 제1 주면(12a) 및 제2 주면(12b) 그리고 제1 측면(13a) 및 제2 측면(13b)을 따른 Cu6Sn5 부분(23)의 표면에도 도달하도록 마련되어 있는 것이 바람직하다. 또한, 제2 외부전극(20b)에 형성되는 Sn 도금층(24)은 제2 단면(14b)을 따른 Cu6Sn5 부분(23)의 표면에 배치되고, 제1 주면(12a) 및 제2 주면(12b) 그리고 제1 측면(13a) 및 제2 측면(13b)을 따른 Cu6Sn5 부분(23)의 표면에도 도달하도록 마련되어 있는 것이 바람직하다.
Cu6Sn5 부분(23)의 두께(t1) 및 Cu3Sn 부분(26)의 두께(t2)는 예를 들면
·분석 기기: 주사형 전자현미경(FE-SEM/EDX, FE-SEM: SU8230/EDX: 5060FQ, 주식회사 히타치 하이테크놀로지즈 제품)
·배율: 10000배
를 이용하여 외부전극(20)의 두께방향을 포함하는 절단면에 대해 원소 매핑을 실시함으로써 측정할 수 있다. 보다 구체적으로는 원소 매핑에 의해 색조를 바꿈으로써 Cu6Sn5 부분(23)과 Cu3Sn 부분(26)을 구별하고, 구별 가능한 경우는 Cu6Sn5 부분(23)과 Cu3Sn 부분(26)이 차지하고 있는 부분의 단면적을 각각 구한다. 이어서, 얻어진 Cu6Sn5 부분(23)의 단면적을 Cu6Sn5 부분(23)의 연장방향을 따른 폭(Cu6Sn5 부분(23)이 섬 형상인 경우는 공극으로 되어 있는 부분의 폭 제외)으로 나눔으로써 Cu6Sn5 부분(23)의 평균 두께를 산출할 수 있다. 또한, 얻어진 Cu3Sn 부분(26)의 단면적을 Cu3Sn 부분(26)의 연장방향을 따른 폭(Cu3Sn 부분(26)이 섬 형상인 경우는 공극으로 되어 있는 부분의 폭 제외)으로 나눔으로써 Cu3Sn 부분(26)의 평균 두께를 산출할 수 있다.
Sn 도금층(24)의 두께는 특별히 한정되지 않으나 1㎛ 이상 15㎛ 이하의 범위인 것이 바람직하다.
본 실시형태의 전자부품(1)은 01사이즈에서 32사이즈까지의 범위에 있는 칩 치수를 가지는 것이 바람직하다. 이 중, 01사이즈는 0.25㎜(길이방향(L))×0.125㎜(폭방향(W))의 치수를 가진다. 또한, 02사이즈는 0.4㎜(길이방향(L))×0.2㎜(폭방향(W))의 치수를 가진다. 또한, 03사이즈는 0.6㎜(길이방향(L))×0.3㎜(폭방향(W))의 치수를 가진다. 또한, 15사이즈는 1.0㎜(길이방향(L))×0.5㎜(폭방향(W))의 치수를 가진다. 또한, 18사이즈는 1.6㎜(길이방향(L))×0.8㎜(폭방향(W))의 치수를 가진다. 또한, 31사이즈는 3.2㎜(길이방향(L))×1.6㎜(폭방향(W))의 치수를 가진다. 또한, 32사이즈는 3.2㎜(길이방향(L))×2.5㎜(폭방향(W))의 치수를 가진다. 따라서, 전자부품(1)의 길이방향(L)을 따른 치수는 0.25㎜ 이상 3.2㎜ 이하의 범위인 것이 바람직하다. 한편, 전자부품(1)의 폭방향(W)을 따른 치수는 0.125㎜ 이상 2.5㎜ 이하의 범위인 것이 바람직하다. 또한, 전자부품(1)의 두께방향(T)을 따른 치수는 특별히 한정되지 않으나 예를 들면 0.125㎜ 이상 2.5㎜ 이하의 범위로 할 수 있다.
(2) 전자부품의 제조 방법
이하, 도 1에 나타내는 전자부품(1)인 적층 세라믹 콘덴서의 제조 방법을 예로 하여 본 실시형태의 전자부품(1)의 제조 방법의 일례에 대해 설명한다. 한편, 본 실시형태의 전자부품(1)은 상술한 요건을 만족하는 한 그 제조 방법은 한정되지 않는다.
우선, 세라믹층(15)을 형성하기 위한 세라믹 그린 시트, 내부전극층(16)을 형성하기 위한 내부전극용 도전성 페이스트, 및 외부전극(20)의 하부 전극층(25)을 형성하기 위한 하부 전극층용 도전성 페이스트가 준비된다. 여기서, 세라믹 그린 시트, 내부전극용 도전성 페이스트 및 하부 전극층용 도전성 페이스트에는 유기 바인더 및 유기 용매가 포함되지만, 공지된 유기 바인더나 유기 용매를 이용할 수 있다. 또한, 하부 전극층용 도전성 페이스트로는 금속 외에 유리나 다른 재료가 포함되는 것이 사용된다.
그리고, 세라믹 그린 시트 상에 예를 들면 소정의 패턴으로 내부전극용 도전성 페이스트를 인쇄하여 세라믹 그린 시트에 내부전극 패턴을 형성한다. 한편, 내부전극용 도전성 페이스트는 스크린 인쇄법이나 그라비어 인쇄법 등의 공지된 방법에 의해 인쇄할 수 있다.
다음으로, 내부전극 패턴 위에 한 장 또는 복수 장의 세라믹 그린 시트를 두께방향(T)으로 적층하여 세라믹층(15)의 기초가 되는 층을 형성하고, 그 위에 내부전극용 도전성 페이스트를 인쇄하여 내부전극 패턴을 형성한다. 이것을 소정 횟수에 걸쳐 반복한 후, 복수 장의 세라믹 그린 시트를 두께방향(T)으로 적층하여 외층부(15a)의 기초가 되는 층을 형성하여 적층 블록을 제작한다. 필요에 따라 이 적층 블록은 정수압 프레스 등의 수단에 의해 두께방향(T)을 따라 압착해도 된다.
그 후, 적층 블록을 소정의 형상 치수로 절단하여 적층체 칩을 잘라낸다. 이 때, 배럴 연마 등에 의해 적층체 칩의 능선부나 모서리부를 라운드형으로 해도 된다. 이어서, 잘라낸 적층체 칩을 소성함으로써 소체(10)가 작성된다. 한편, 적층체 칩의 소성 온도는 세라믹의 재료나 내부전극용 도전성 페이스트의 재료에 의존하지만, 900℃ 이상 1300℃ 이하인 것이 바람직하다.
다음으로, 제1 외부전극(20a)을 소체(10)의 제1 단면(14a)에 형성함과 함께 제2 외부전극(20b)을 소체(10)의 제2 단면(14b)에 형성한다.
우선은 소성 후의 소체(10) 중 제1 단면(14a) 및 제2 단면(14b)을 포함하는 표면에, 하부 전극층용 도전성 페이스트를 도포하여 베이킹함으로써 제1 단면(14a) 및 제2 단면(14b)을 포함하는 소체(10)의 표면에 하부 전극층(25)을 형성한다. 하부 전극층(25)을 형성할 때의 베이킹 온도는 700℃ 이상 900℃ 이하의 범위인 것이 바람직하다. 한편, 하부 전극층용 도전성 페이스트의 베이킹은 Ni 도금층(21)을 형성한 후, Cu 도금층 및 Sn 도금층(24)을 형성하기 전에 실시해도 된다. 하부 전극층(25)의 형성에 이용되는 도전성 페이스트는 Cu를 포함하는 금속 입자를 포함하고 있어도 되고 또한, Ni를 포함하는 금속 입자를 포함하고 있어도 된다. 한편으로, 이 도전성 페이스트는 적층체 칩을 소성하여 소체(10)를 얻을 때, 적층체 칩과 함께 소성함으로써 얻어지는 소체(10)의 표면에 하부 전극층(25)을 형성해도 된다.
다음으로, 하부 전극층(25) 상에 Ni 도금층(21), Cu 도금층 및 Sn 도금층(24)을 순차적으로 형성하고 그 후 열처리를 실시함으로써 Ni 도금층(21) 상에 형성한 Cu 도금층의 일부 또는 전부를 Cu6Sn5 부분(23)으로 변화시키고, 또한 형상 혹은 층 형상의 Cu계 개재부(22)와 Cu6Sn5 부분(23)으로 변화시킨다. 여기서, Cu 도금층의 일부 또는 전부를 Cu6Sn5 부분(23)으로 변화시킬 때의 열처리 온도와 시간은 120℃ 이상 170℃ 이하의 범위이면서 30분 이상 5시간 이하의 범위이어도 된다. 바람직하게는, 140℃ 이상 160℃ 이하의 범위이면서 1시간 이상 2시간 이하의 범위로 할 수 있다. 이 때, Cu층 및 Sn층의 두께나 가열 조건을 조정함으로써 Cu 도금층에서 Cu3Sn을 거쳐 Cu6Sn5 부분(23)으로 변화시킬 수 있지만, Cu6Sn5 부분(23) 외에 Cu3Sn 부분(26)이나 Cu 부분(27)을 가지는 Cu계 개재부(22)가 형성되어도 된다.
여기서, Ni 도금층(21), Cu 도금층 및 Sn 도금층(24)의 형성은 공지된 수단을 이용할 수 있고 특별히 한정되지 않는다.
한편, Cu 도금층 중 미반응 부분은 섬 형상 혹은 층 형상의 Cu 부분(27)이 된다. 또한, Sn층 중 미반응 부분은 Sn 도금층(24)이 된다.
상술한 바와 같이 하여 전자부품(1)인 적층 세라믹 콘덴서가 제조된다.
(3) 전자부품의 실장 방법 및 실장 구조
도 7은 본 실시형태의 전자부품의 실장 방법을 나타내는 모식 단면도이며, 도 7(a)는 솔더를 리플로우하기 전 상태를 나타내는 모식 단면도이고, 도 7(b)는 솔더를 리플로우한 후 회로 기판에 실장된 상태를 나타내는 모식 단면도이다.
본 실시형태의 전자부품(1)은 상술한 바와 같이 제조된 전자부품(1)을 가열에 의해 솔더(5)를 용융시켜 회로 기판에 접합하는 공지된 리플로우 공정에 의해 회로 기판(4)의 랜드(40)에 실장할 수 있다.
또한, 본 실시형태의 전자부품(1)은 상술한 바와 같이 제1 단면(14a) 및 제2 단면(14b)을 포함하는 소체(10)의 표면에 하부 전극층(25), Ni 도금층(21), Cu 도금층 및 Sn 도금층(24)을 순차적으로 형성한 것이 회로 기판(4)의 랜드(40)에 배치되면서, Sn 도금층(24)과 랜드(40) 사이에 솔더가 배치된 상태에서 Cu 도금층을 Cu6Sn5 부분(23)이나 Cu계 개재부(22)로 변화시키는 열처리를 실시하는 것이 바람직하다. 이로써, 랜드(40)의 표면에 있는 솔더(5)가 열처리에 의해 리플로우됨과 함께 이 때의 열에 의해 하부 전극층(25), Ni 도금층(21), Cu 도금층 및 Sn 도금층(24)을 순차적으로 형성한 것을 원하는 형태의 외부전극(20)으로 변화시킬 수 있기 때문에, 사용 시에 외부전극(20)이 원하는 특성을 가지는 상태로 얻어지는 전자부품(1)을 회로 기판(4)의 랜드(40)에 실장할 수 있다.
본 실시형태의 전자부품(1)은 이와 같은 실장 방법에 의함으로써, Ni 도금층(21)과 Ni 도금층(21) 상에 직접, 또는 섬 형상 혹은 층 형상의 Cu계 개재부를 개재하여 간접적으로 배치되는 Cu6Sn5 부분(23)을 적어도 가지는 외부전극(20)이 솔더(5)에 의해 회로 기판(4)의 랜드(40)에 접합되는 실장 구조를 가질 수 있다.
실시예
본 발명을 이하의 본 발명예를 이용하여 보다 상세하게 설명한다. 그러나 본 발명은 이하의 본 발명예에 한정되는 것은 아니다.
전자부품(1)으로서, 상술한 제조 방법을 따라 적층 세라믹 콘덴서를 제작하고, 프린트 기판에 SAC(Sn-Ag-Cu) 솔더를 사용하여 리플로우 실장했다. 여기서, 하부 전극층(25)에 형성하는 Cu 도금층의 두께나 열처리 조건을 변화시켜, 얻어진 전자부품(1)에 대해 Cu 부분(27)의 형상을 평가하고 Cu3Sn 부분(26)의 형상 및 두께(t2)(층 형상인 경우만)와 Cu6Sn5 부분(23)의 두께(t1)를 측정했다. 또한, 얻어진 전자부품(1)에 대해 내열성과 위스커 형성 유무에 관한 평가를 실시했다.
여기서, 전자부품(1)인 적층 세라믹 콘덴서의 사양은 이하와 같다.
·치수(설계값):3.2㎜(길이방향(L))×2.5㎜(폭방향(W))×2.5㎜(두께방향(T))
·세라믹층(15)의 재질: BaTiO3
·정전용량: 10㎌
·정격 전압: 25V
·내부전극층(16)의 재질: Ni
·외부전극의 구조
하부 전극층(25)
하부 전극층(25)의 재료: 도전성 금속(Cu)
하부 전극층(25)의 두께: 65㎛
Ni 도금층(21)의 두께: 1.5㎛
Cu 도금층의 두께(열처리 전): 표 1의 기재와 같음
Sn 도금층의 두께(열처리 전): 5.0㎛
Cu 부분(27)의 유무 및 형상(열처리 후): 표 1의 기재와 같음
층 형상의 Cu3Sn 부분(26)의 두께(t2)(열처리 후): 표 1의 기재와 같음
층 형상의 Cu6Sn5 부분(23)의 두께(t1)(열처리 후): 표 1의 기재와 같음
한편으로, 비교예 1의 적층 세라믹 콘덴서는 소체(10)의 표면에 하부 전극층(25)에 형성한 Ni 도금층(21)의 표면에 Cu 도금층을 형성하지 않고 Sn 도금층(24)을 형성한 점을 제외하고 실시예 1의 적층 세라믹 콘덴서를 마찬가지로 구성했다. 여기서, 비교예 1에서 얻어지는 적층 세라믹 콘덴서는 Cu6Sn5 부분(23)을 자기지 않고, 또한, Cu3Sn 부분(26) 및 Cu 부분(27)도 가지지 않는 것이다.
전자부품(1)의 내열성 평가는 이하의 조건으로 실시했다.
본 발명예 1~10에서 얻어진 전자부품(1)을 175℃의 항온조 내에서 500시간 방치하는 내열성 시험을 실시한 후, 외부전극(20a, 20b) 중 두께방향(T) 및 폭방향(W)을 따른 중앙부의 절단면을 각각 주사형 전자현미경(FE-SEM/EDX)(주식회사 히타치 하이테크놀로지즈 제품, FE-SEM: SU8230/EDX: 5060FQ)에 의해 관찰했다. 그 결과, 외부전극(20a, 20b) 각각에서 Ni 도금층(21)의 존재를 확인했다.
여기서, Ni 도금층(21)이 내열성 시험에 의해 Ni-Sn-Cu의 화합물로 변화하고 하부 전극층(25)을 피복하는 Ni 도금층(21)이 상실되면 Ni 도금층(21)의 하부 전극층(25)으로의 피복률이 저하된다. 하부 전극층(25) 중 Ni 도금층(21)이 피복되지 않는 부분에서는 하부 전극층(25)과 Cu계 개재부(22)나 Cu6Sn5 부분(23)이 직접 접촉함으로써 이들이 반응하는 경우가 있기 때문에 내열성이 저하되기 쉽다. 따라서 내열성 시험의 전후 각각에 대해 외부전극(20a) 중 두께방향(T) 및 폭방향(W)을 따른 중앙부의 절단면에 나타나는 하부 전극층(25)과 Ni 도금층(21)이 접촉하는 부분의 길이를 구했다. 이 때, 내열성 시험 전에 하부 전극층(25)에 피복하고 있는 Ni 도금층(21)의 면적(이하, "내열성 시험 전의 Ni 도금층(21)의 피복 면적"라고 함.)에 대한, 내열성 시험 후에 하부 전극층(25)에 피복하고 있는 Ni 도금층(21)의 면적(이하, "내열성 시험 후의 Ni 도금층(21)의 피복 면적"라고 함.)의 비율이 95%를 초과하는 것에 대해 우수(◎)로 평가했다. 또한, 내열성 시험 전의 Ni 도금층(21)의 피복 면적에 대한, 내열성 시험 후의 Ni 도금층(21)의 피복 면적 비율이 80%를 초과하고 95% 미만의 범위 내인 것에 대해 양호(○)로 평가했다. 또한, 내열성 시험 전의 Ni 도금층(21)의 피복 면적에 대한 내열성 시험 후의 Ni 도금층(21)의 피복 면적 비율이 80% 미만인 것에 대해 불가(×)로 평가했다. 결과를 표 1에 나타낸다.
또한, 전자부품(1)에 대한 위스커 형성의 유무에 관한 평가는 본 발명예 1~10에서 얻어진 전자부품(1)을 30℃의 항온조에 4000시간 방치한 후, 도금층의 끝에서 5㎜의 주변 영역을 제외한 중앙 영역을 SEM를 이용하여 확대 배율 1000배로 관찰함으로써 위스커의 유무를 조사하여 위스커가 인정되지 않은 것에 대해서는 우수(◎)로 평가하고, 위스커 크기의 최대값이 20㎛ 미만인 것에 대해서는 양호(○)로 평가하며, 위스커 크기의 최대값이 20㎛ 이상 40㎛ 미만인 것에 대해서는 하(△)로 평가하고, 위스커 크기의 최대값이 40㎛ 이상인 것에 대해서는 불가(×)로 평가함으로써 실시했다.
표 1의 결과로부터 본 발명예 1~10의 전자부품(1)은 모두 Ni 도금층(21)과, Ni 도금층(21) 상에 직접, 또는 섬 형상 혹은 층 형상의 Cu계 개재부(22)를 개재하여 간접적으로 배치되는 Cu6Sn5 부분(23)을 적어도 외부전극(20)에 가지는 것이며 내열성 평가 결과가 "○"라고 평가되는 것이었다.
따라서, 본 발명예 1~10의 전자부품(1)은 모두 충분한 내열성을 가지는 외부전극(20)을 포함하는 것이었다.
한편, 외부전극(20)에 Cu6Sn5 부분(23)을 가지고 있지 않은 비교예 1의 전자부품은 적어도, 내열성 시험 전의 Ni 도금층(21)의 피복 면적에 대한, 내열성 시험 후의 Ni 도금층(21)의 피복 면적 비율이 80% 미만이며 내열성 평가가 합격 레벨에 도달하고 있지 않았다.
1: 전자부품(적층 세라믹 콘덴서) 4: 회로 기판
5: 솔더 10: 소체
12a: 제1 주면 12b: 제2 주면
13a: 제1 측면 13b: 제2 측면
14a: 제1 단면 14b: 제2 단면
15: 세라믹층 15a: 외층부
15b: 내층부 16: 내부전극층
16a: 제1 내부전극층 16b: 제2 내부전극층
17a: 제1 대향 전극부 17b: 제2 대향 전극부
18a: 제1 인출 전극부 18b: 제2 인출 전극부
19a: 이격부(L 갭) 19b: 이격부(W 갭)
20a: 제1 외부전극 20b: 제2 외부전극
21: Ni 도금층 22: Cu계 개재부
23: Cu6Sn5 부분 24: Sn 도금층
25: 하부 전극층 26: Cu3Sn 부분
27: Cu 부분 40: 랜드
L: 길이방향 T: 두께방향
W: 폭방향 t1: Cu6Sn5 부분의 두께
t2: Cu3Sn 부분의 두께

Claims (10)

  1. 내부전극이 매설되고, 두께방향으로 마주보는 제1 주면(主面) 및 제2 주면, 상기 두께방향에 대하여 직교하는 폭방향으로 마주보는 제1 측면 및 제2 측면, 및 상기 두께방향 및 상기 폭방향 쌍방에 대하여 직교하는 길이방향으로 마주보는 제1 단면(端面) 및 제2 단면을 가지는 소체와,
    상기 소체의 상기 제1 단면 및 상기 제2 단면에 적어도 배치되고, 상기 내부전극과 접속되는 한 쌍의 외부전극을 포함하는 전자부품으로서,
    상기 외부전극은,
    Ni 도금층과,
    상기 Ni 도금층 상에 직접, 또는 섬 형상 혹은 층 형상의 Cu계 개재부를 개재하여 간접적으로 배치되는 Cu6Sn5 부분을 적어도 가지는, 전자부품.
  2. 제1항에 있어서,
    상기 Cu계 개재부는,
    Ni 도금층 상에,
    섬 형상 혹은 층 형상의 Cu3Sn으로 형성되는 단일 개재부, 또는,
    섬 형상 혹은 층 형상의 Cu로 형성되는 Cu 부분과, 섬 형상 혹은 층 형상의 Cu3Sn으로 형성되는 Cu3Sn 부분을 순서대로 배치하여 이루어지는 복합 개재부인, 전자부품.
  3. 제2항에 있어서,
    상기 Cu6Sn5 부분의 두께는 상기 Cu3Sn 부분의 두께보다도 두꺼운, 전자부품.
  4. 제2항 또는 제3항에 있어서,
    상기 Cu3Sn 부분의 두께는 120㎚ 이상 460㎚ 이하의 범위인, 전자부품.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 복합 개재부를 구성하는 상기 Cu 부분은 층 형상으로 형성되는, 전자부품.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 복합 개재부를 구성하는 상기 Cu 부분은 섬 형상으로 점재하여 형성되는, 전자부품.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 Cu6Sn5 부분의 두께는 300㎚ 이상 620㎚ 이하의 범위인, 전자부품.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 전자부품을 회로 기판의 랜드에 실장하는 실장 방법으로서,
    상기 외부전극은 하부 전극층 상에 Ni 도금층, Cu 도금층 및 Sn 도금층을 순차적으로 형성하며, 그 후 열처리를 실시함으로써 상기 Ni 도금층 상에 형성한 상기 Cu 도금층의 일부 또는 전부를 Cu6Sn5 부분으로 변화시키고, 또는 섬 형상 혹은 층 형상의 Cu계 개재부와 Cu6Sn5 부분으로 변화시키는 공정을 포함하는, 전자부품의 실장 방법.
  9. 제8항에 있어서,
    상기 열처리는 상기 외부전극과 상기 랜드 사이에 솔더를 배치한 후에 실시하는, 전자부품의 실장 방법.
  10. 제1항 내지 제7항 중 어느 한 항에 기재된 전자부품이, 회로 기판의 랜드에 실장되는 실장 구조로서,
    상기 전자부품은 Ni 도금층과, 상기 Ni 도금층 상에 직접, 또는 섬 형상 혹은 층 형상의 Cu계 개재부를 개재하여 간접적으로 배치되는 Cu6Sn5 부분을 적어도 가지는 상기 외부전극이, 솔더에 의해 상기 회로 기판의 상기 랜드에 접합되는, 전자부품의 실장 구조.
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