KR20230118793A - 게이트 구동 회로 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

게이트 구동 회로 및 이를 포함하는 표시 장치가 제공된다. 본 발명의 일 실시예에 따른 게이트 구동 회로는 제1 캐리 신호를 제어 노드에 제공하는 제어부, 제어 노드에 제공되는 신호에 따라 제1 클럭 신호를 제1 게이트 신호로 출력하는 제1 풀업부 및 제어 노드에 제공되는 신호에 따라 제1 클럭 신호와 위상이 다른 제2 클럭 신호를 제2 게이트 신호로 출력하는 제2 풀업부를 포함한다.

Description

게이트 구동 회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치는 복수의 게이트 라인에 복수의 게이트 신호를 인가하기 위한 게이트 구동 회로를 포함한다. 게이트 구동 회로는 다수의 집적 회로 칩의 형태로 표시 기판에 직접 부착되거나, 가요성 회로막 등에 장착되어 표시 기판에 부착된다.
본 발명은 게이트 신호 지연 현상을 개선시킴으로써, 표시 품질을 향상시킬 수 있는 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공한다.
또한, 본 발명은 게이트 구동 회로의 집적 면적을 줄임으로써, 네로우 베젤을 구현할 수 있는 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 서로 이웃하는 제1 내지 제3 게이트 라인과 연결되는 복수의 화소부를 포함하는 표시 패널; 상기 표시 패널의 일 측에 배치되며, 서로 위상이 다른 제1 및 제2 게이트 신호를 출력하는 제1 스테이지를 갖는 제1 게이트 구동 회로; 및 상기 표시 패널의 일 측에 대향되는 타 측에 배치되며, 서로 위상이 다른 제3 및 제4 게이트 신호를 출력하는 제2 스테이지를 갖는 제2 게이트 구동 회로를 포함하고, 상기 제1 스테이지는 상기 제1 게이트 신호를 상기 제2 게이트 라인의 일 측에 제공하며, 상기 제2 스테이지는 상기 제4 게이트 신호를 상기 제2 게이트 라인의 타 측에 제공하고, 상기 제1 스테이지는 상기 제2 게이트 신호를 상기 제3 게이트 라인의 일 측에 제공하며, 상기 제2 스테이지는 상기 제3 게이트 신호를 상기 제1 게이트 라인의 타 측에 제공한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 게이트 신호 지연 현상을 개선시킴으로써, 표시 품질을 향상시킬 수 있다.
또한, 게이트 구동 회로의 집적 면적을 줄임으로써, 네로우 베젤을 구현할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 배치를 개략적으로 나타낸 도면이다.
도 2는 도 1에 도시한 표시 장치에서의 게이트 신호의 출력 순서를 도시한 파형도이다.
도 3은 도 1에 도시한 게이트 구동 회로의 구성 중 스테이지의 일 실시예를 개략적으로 타낸 도면이다.
도 4는 도 3에 도시한 스테이지 중 제어 노드의 전위 변화를 설명하기 위한 파형도이다.
도 5는 도 3에 도시한 스테이지의 일 실시예를 보다 상세하게 나타낸 등가 회로도이다.
도 6은 도 5에 도시한 스테이지의 동작을 설명하기 위한 파형도이다.
도 7은 도 3에 도시한 게이트 구동 회로의 다른 실시예를 나타낸 등가 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 게이트 구동 회로를 나타낸 등가 회로도이다.
도 9는 도 8에 도시한 게이트 구동 회로의 동작을 설명하기 위한 파형도이다.
도 10은 본 발명의 또 다른 실시예에 따른 게이트 구동 회로를 나타낸 등가 회로도이다.
도 11은 도 10에 도시한 게이트 구동 회로의 동작을 설명하기 위한 파형도이다.
도 12는 본 발명의 다른 실시예에 따른 게이트 구동 회로를 나타낸 등가 회로도이다.
도 13은 도 12에 도시한 게이트 구동 회로의 동작을 설명하기 위한 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수 있음은 물론이다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 배치를 개략적으로 나타낸 도면이다. 도 2는 도 1에 도시한 표시 장치에서의 게이트 신호의 출력 순서를 도시한 파형도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(1), 제1 게이트 구동 회로(10) 및 제2 게이트 구동 회로(20)를 포함할 수 있다.
표시 패널(1)은 화상을 표시하는 패널이다. 표시 패널(1)은 일 실시예로 하부 표시판, 상기 하부 표시판에 대향되는 상부 표시판 및 그 사이에 개재되는 액정층을 포함할 수 있다. 또한, 표시 패널(1)은 다른 실시예로 하부 표시판, 상기 하부 표시판에 대향되는 상부 표시판 및 유기 발광층을 포함할 수 있다.
표시 패널(1)은 제1 내지 제n 게이트 라인(GL1 내지 GLn) 및 제1 내지 제m 데이터 라인(DL1 내지 DLm)과 전기적으로 연결될 수 있다. 표시 패널(1)은 제1 내지 제n 게이트 라인(GL1 내지 GLn) 중 하나와 제1 내지 제m 데이터 라인(DL1 내지 DLm) 중 하나와 각각 연결되는 복수의 화소부(PX)를 포함할 수 있다.
제1 내지 제n 게이트 라인(GL1 내지 GLn)은 일 실시예로 제1 방향(d1)으로 연장될 수 있다. 제1 내지 제n 게이트 라인(GL1 내지 GLn)은 후술하는 제1 및 제2 게이트 구동 회로(10a, 10b)와 연결될 수 있다. 이에 따라, 제1 내지 제n 게이트 라인(GL1 내지 GLn)은 제1 게이트 구동 회로(10)로부터 복수의 제1 내지 제n 게이트 신호(G1a 내지 Gna)를 제공받을 수 있으며, 제2 게이트 구동 회로(20)로부터 복수의 제1 내지 제n 게이트 신호(G1b 내지 Gnb)를 제공받을 수 있다.
제1 내지 제m 데이터 라인(DL1 내지 DLm)은 일 실시예로 제2 방향(d2)으로 연장될 수 있다. 제1 내지 제m 데이터 라인(DL1 내지 DLm)은 데이터 구동부(도면 미도시)와 연결될 수 있다. 이에 따라, 제1 내지 제m 데이터 라인(DL1 내지 DLm)은 데이터 구동부로부터 복수의 제1 내지 제m 데이터 신호(DL1 내지 DLm)를 제공받을 수 있다.
제1 방향(d1)은 일 실시예로 제2 방향(d2)과 수직으로 교차될 수 있다. 도 1을 기준으로 제1 방향(d1)은 열 방향으로, 제2 방향(d2)은 행 방향으로 예시한다. 제1 내지 제n 게이트 라인(GL1 내지 GLn)은 제1 내지 제m 데이터 라인(DL1 내지 DLm)과 전기적으로 절연된다.
제1 게이트 구동 회로(10)는 표시 패널(1)의 일 측에 배치될 수 있다. 제2 게이트 구동 회로(20)는 표시 패널(1)의 일 측에 대향되는 타 측에 배치될 수 있다. 즉, 표시 패널(1)은 제1 게이트 구동 회로(10) 및 제2 게이트 구동 회로(20) 사이에 배치될 수 있다. 예를 들어, 도 1을 기준으로 제1 게이트 구동 회로(10)는 표시 패널(1)의 왼쪽에 배치될 수 있으며, 제2 게이트 구동 회로(20)는 표시 패널(1)의 오른쪽에 배치될 수 있다. 이하, 제1 게이트 구동 회로(10)에 포함되는 복수의 스테이지(10a, 10b, 10c…)를 오드 스테이지로, 제2 게이트 구동 회로(20)에 포함되는 복수의 스테이지(20a, 20b, 20c…)를 이븐 스테이지 지칭하기로 한다. 나아가, 제1 게이트 구동 회로(10)로부터 출력되는 복수의 게이트 신호를 복수의 오드 게이트 신호로, 제2 게이트 구동 회로(20)로부터 출력되는 복수의 게이트 신호를 복수의 이븐 게이트 신호로 지칭하기로 한다.
제1 게이트 구동 회로(10)는 복수의 오드 스테이지(10a, 10b, 10c…)를 포함할 수 있다. 복수의 오드 스테이지(10a, 10b, 10c…) 각각은 두 개의 출력단을 포함할 수 있으며, 두 개의 출력단을 통해 두 개의 게이트 신호를 출력할 수 있다. 여기서, 두 개의 게이트 신호는 서로 위상이 다를 수 있다. 이하, 복수의 오드 스테이지(10a, 10b, 10c…) 중 제1 오드 스테이지(10a) 및 제2 오드 스테이지(10b)를 기준으로 설명하기로 한다.
제1 오드 스테이지(10a)는 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)의 일 측과 각각 연결될 수 있다. 제1 오드 스테이지(10a)는 두 개의 출력단을 포함할 수 있으며, 상기 두 개의 출력단을 통해 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)에 각각 서로 위상이 다른 제1 오드 게이트 신호(G1a) 및 제2 오드 게이트 신호(G2a)를 제공할 수 있다. 도 2를 참조하면, 일 실시예로, 제1 오드 게이트 신호(G1a)가 출력된 이후 제2 오드 게이트 신호(G2a)가 출력될 수 있다.
제2 오드 스테이지(10b)는 제3 게이트 라인(GL3) 및 제4 게이트 라인(GL4)의 일 측과 각각 연결될 수 있다. 제2 오드 스테이지(10b)는 두 개의 출력단을 포함할 수 있으며, 상기 두 개의 출력단을 통해 제3 게이트 라인(GL3) 및 제4 게이트 라인(GL4)에 각각 서로 위상이 다른 제3 오드 게이트 신호(G3a) 및 제4 오드 게이트 신호(G4a)를 제공할 수 있다. 도 2를 참조하면, 일 실시예로, 제3 오드 게이트 신호(G3a)가 출력된 이후 제4 오드 게이트 신호(G4a)가 출력될 수 있다.
한편, 제2 오드 스테이지(10b)는 제1 오드 스테이지(10a)에 종속적으로 연결될 수 있다. 따라서, 제2 오드 게이트 신호(G2a)가 출력된 이후에, 제3 오드 게이트 신호(G3a)가 출력될 수 있다. 즉, 도 2를 참조하면, 제1 내지 제4 오드 게이트 신호(G1a 내지 G4a)는 순차적으로 출력될 수 있다.
제2 게이트 구동 회로(20)는 복수의 이븐 스테이지(20a, 20b, 20c…)를 포함할 수 있다. 이하, 복수의 이븐 스테이지(20a, 20b, 20c…) 중 제1 이븐 스테이지(20a) 및 제2 이븐 스테이지(20b)를 기준으로 설명하기로 한다.
제1 이븐 스테이지(20a)는 제1 더미 게이트 라인(GLd1) 및 제1 게이트 라인(GL1)의 타 측과 각각 연결될 수 있다. 여기서, 제1 더미 게이트 라인(GLd1)은 복수의 화소부(PX)와 연결되지 않는 게이트 라인을 의미한다. 제1 이븐 스테이지(20a)는 두 개의 출력단을 포함할 수 있으며, 상기 두 개의 출력단을 통해 제1 더미 게이트 라인(GLd1) 및 제1 게이트 라인(GL1)에 각각 서로 위상이 다른 제1 이븐 게이트 신호(G0b) 및 제2 이븐 게이트 신호(G1b)를 제공할 수 있다. 도 2를 참조하면, 일 실시예로, 제1 이븐 게이트 신호(G0b)가 출력된 이후 제2 이븐 게이트 신호(G1b)가 출력될 수 있다.
제2 이븐 스테이지(20b)는 제2 게이트 라인(GL2) 및 제3 게이트 라인(GL3)의 타 측과 각각 연결될 수 있다. 제2 이븐 스테이지(20b)는 두 개의 출력단을 포함할 수 있으며, 상기 두 개의 출력단을 통해 제2 게이트 라인(GL2) 및 제3 게이트 라인(GL3)에 각각 서로 위상이 다른 제3 이븐 게이트 신호(G2b) 및 제4 이븐 게이트 신호(G3b)를 제공할 수 있다. 도 2를 참조하면, 일 실시예로 제3 이븐 게이트 신호(G2b)가 출력된 이후 제4 이븐 게이트 신호(G3b)가 출력될 수 있다. 즉, 도 2를 참조하면, 제1 내지 제4 이븐 게이트 신호(G0b 내지 G3b)는 순차적으로 출력될 수 있다.
복수의 오드 스테이지(10a, 10b, 10c…)는 복수의 이븐 스테이지(20a, 20b, 20c…)와 엇갈려서 배치될 수 있다. 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)을 기준으로 상세히 설명하기로 한다.
제1 게이트 라인(GL1)은 일 측에 제1 오드 스테이지(10a)의 두 개의 출력단 중 상대적으로 위상이 빠른 제1 오드 게이트 신호(G1a)가 출력되는 출력단과 연결될 수 있다. 이에 반해, 제1 게이트 라인(GL1)은 타 측에 제1 이븐 스테이지(20a)의 두 개의 출력단 중 상대적으로 위상이 느린 제2 이븐 게이트 신호(G1b)가 출력되는 출력단과 연결될 수 있다. 도 2를 참조하면, 제1 오드 게이트 신호(G1a)는 제2 이븐 게이트 신호(G1b)와 위상이 동일할 수 있다.
즉, 제1 오드 스테이지(10a) 및 제1 이븐 스테이지(20a)는 서로 위상이 다른 두 개의 게이트 신호를 출력하는 출력단을 포함할 수 있으며, 제1 오드 스테이지(10a)의 두 개의 출력단 중 상대적으로 위상이 빠른 제1 오드 게이트 신호(G1a)가 출력되는 출력단 및 제1 이븐 스테이지(20a)의 두 개의 출력단 중 상대적으로 위상이 느린 제2 이븐 게이트 신호(G1b)가 출력되는 출력단은 서로 동일한 제1 게이트 라인(GL1)과 연결될 수 있다.
또한, 제2 게이트 라인(GL2)은 제1 오드 스테이지(10a)의 두 개의 출력단 중 상대적으로 위상이 느린 제2 오드 게이트 신호(G2a)가 출력되는 출력단 및 제2 이븐 스테이지(20b)의 두 개의 출력단 중 상대적으로 위상이 빠른 제3 이븐 게이트 신호(G2b)가 출력되는 출력단과 각각 연결될 수 있다.
따라서, 두 개의 출력단을 갖는 스테이지를 포함함으로써, 하나의 스테이지가 두 개의 게이트 라인과 연결될 수 있다. 이에 따라, 제1 게이트 구동 회로(10) 및 제2 게이트 구동 회로(20)를 집적할 수 있는 공간을 충분히 확보할 수 있으며, 이를 통해 표시 패널(1)의 베젤(bezel) 폭을 줄일 수 있다.
한편, 하나의 게이트 라인의 일 측 및 타 측 모두에 게이트 신호가 제공됨에 따라, 알씨 딜레이(RC delay) 현상이 개선됨에 따라 표시 품질을 향상시킬 수 있다.
한편, 도면에는 도시하지 않았으나, 제1 게이트 구동 회로(10)에 포함되는 복수의 오드 스테이지(10a, 10b, 10c…) 중 도 1을 기준으로 가장 하부에 위치한 스테이지는 제2 더미 게이트 라인(GLd2)과 연결될 수 있다.
또한, 도 1에서는 제1 이븐 스테이지(20a)의 출력단 중 하나가 제1 더미 게이트 라인(GLd1)과 연결될 수 있으며, 복수의 오드 스테이지(10a, 10b, 10c…) 중 도 1을 기준으로 가장 하부에 위치한 스테이지가 제2 더미 게이트 라인(GLd2)과 연결되는 것으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 제1 오드 스테이지(10a)의 출력단 중 하나가 제1 더미 게이트 라인(GLd1)과 연결될 수 있으며, 복수의 이븐 스테이지(20a, 20b, 20c…) 중 도 1을 기준으로 가장 하부에 위치한 스테이지가 제2 더미 게이트 라인(GL2d)과 연결될 수도 있다.
도 3은 도 1에 도시한 게이트 구동 회로의 구성 중 스테이지의 일 실시예를 개략적으로 타낸 도면이다. 도 4는 도 3에 도시한 스테이지 중 제어 노드의 전위 변화를 설명하기 위한 파형도이다. 도 3 및 도 4에서 도시한 스테이지는 제1 게이트 구동 회로(10)에 포함되는 복수의 오드 스테이지(10a, 10b, 10c…) 또는 제2 게이트 구동 회로(20)에 포함되는 복수의 이븐 스테이지(20a, 20b, 20c…) 중 하나일 수 있다. 이하, 제i 게이트 라인(GLi, i는 1 이상의 자연수) 및 제i+1 게이트 라인(GLi+1)과 연결되는 제i 스테이지로 예를 들어 설명하기로 한다.
도 3을 참조하면, 제i 스테이지는 제1 풀업부(110), 제2 풀업부(120) 및 제어부(200)를 포함할 수 있다.
제1 풀업부(110)는 제어 노드(Q)에 제공되는 신호에 따라 제1 클럭 신호(CK1)를 제i 게이트 신호(Gi)로 출력할 수 있다. 제1 풀업부(110)는 일 실시예로, 제1 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)는 제어 노드(Q)와 연결되는 게이트 전극, 제1 클럭 신호(CK1)를 제공받는 소스 전극 및 제i 게이트 신호(Gi)를 출력하는 드레인 전극을 포함할 수 있다. 일 실시예로, 제1 풀업부(110)는 제i 게이트 신호(Gi)를 제i 게이트 라인에 제공할 수 있다.
제2 풀업부(120)는 제어 노드(Q)에 제공되는 신호에 따라 제2 클럭 신호(CK2)를 제i+1 게이트 신호(Gi+1)로 출력할 수 있다. 제2 풀업부(120)는 일 실시예로, 제2 트랜지스터(T2)를 포함할 수 있다. 제2 트랜지스터(T2)는 제어 노드(Q)와 연결되는 게이트 전극, 제2 클럭 신호(CK2)를 제공받는 소스 전극 및 제i+1 게이트 신호(Gi+1)를 출력하는 드레인 전극을 포함할 수 있다. 일 실시예로, 제2 풀업부(120)는 제i+1 게이트 신호(Gi+1)를 제i+1 게이트 라인에 제공할 수 있다. 여기서, 제i+1 게이트 라인은 제i 게이트 라인의 다음 단에 위치하는 게이트 라인이다.
제1 풀업부(110)는 제2 풀업부(120)와 제어 노드(Q)를 공유할 수 있다. 또한, 제1 클럭 신호(CK1)는 제2 클럭 신호(CK2)와 위상이 상이할 수 있다. 이에 따라, 제i 게이트 신호(Gi)는 제i+1 게이트 신호(Gi+1)와 위상이 상이할 수 있다.
일 실시예로 제1 클럭 신호(CK1)는 상대적으로 제2 클럭 신호(CK2)에 비해 위상이 빠를 수 있다. 이에 따라, 제i 게이트 신호(Gi)는 제i+1 게이트 신호(Gi+1)에 비해 위상이 빠르므로, 상대적으로 먼저 출력될 수 있다.
제어부(200)는 풀업 제어부(210) 및 제어 커패시터(Cb)를 포함할 수 있다. 풀업 제어부(210)는 이전 스테이지 중 하나로부터 제공받은 제1 캐리 신호(CR1)를 제어 노드(Q)에 제공할 수 있다. 일 실시예로, 제1 캐리 신호(CR1)는 제i-1 스테이지로부터 제공받은 제i-1 게이트 신호(Gi-1)일 수 있다.
풀업 제어부(210)는 제1 캐리 신호(CR1)를 제공하는 단자 및 제어 노드(Q)와 연결될 수 있다. 즉, 풀업 제어부(210)는 제1 캐리 신호(CR1)를 제어 노드(Q)에 제공함으로써, 제1 풀업부(110) 및 제2 풀업부(120)의 동작을 제어할 수 있다.
제어 커패시터(Cb)는 일 전극이 제1 트랜지스터(T1)의 게이트 전극과 연결될 수 있으며, 타 전극이 제1 트랜지스터(T1)의 드레인 전극과 연결될 수 있다.
제i 스테이지는 제1 풀다운부(310), 제2 풀다운부(320) 및 제3 풀다운부(330)를 더 포함할 수 있다.
제1 풀다운부(310)는 제1 트랜지스터(T1)의 드레인 전극과 연결될 수 있다. 제1 풀다운부(310)는 제i 게이트 신호(Gi)가 출력되는 출력단을 소정의 전압으로 풀-다운(pull-down)시킬 수 있다. 제2 풀다운부(320)는 제2 트랜지스터(T2)의 드레인 전극과 연결될 수 있다. 제2 풀다운부(320)는 제i+1 게이트 신호(Gi+1)가 출력되는 출력단을 소정의 전압으로 풀-다운(pull-down)시킬 수 있다. 제3 풀다운부(330)는 제어 노드(Q)와 연결될 수 있다. 제3 풀다운부(330)는 제어 노드(Q)를 소정의 전압으로 풀-다운(pull-down)시킬 수 있다.
도 4를 참조하여, 제어 노드(Q)의 전위 변화에 대해 설명하기로 한다.
상승 구간(T1)은 제어 노드(Q)의 전위는 소정의 레벨로 증가하는 구간을 의미한다. 상승 구간(T1) 동안 이전 스테이지로부터 하이 레벨의 제1 캐리 신호(CR1)가 풀업 제어부(210)에 제공됨에 따라, 풀업 제어부(210)는 제공받은 제1 캐리 신호(CR1)를 제어 노드(Q)에 인가할 수 있다. 이에 따라, 제어 노드(Q)의 전위는 소정의 레벨로 증가하게 된다.
하강 구간(T2)은 제어 노드(Q)의 전위가 다시 감소하는 구간을 의미한다. 하강 구간(T2) 동안 제3 풀다운부(330)에 의해 제어 노드(Q)의 전위가 풀-다운될 수 있다. 이에 따라, 제어 노드(Q)의 전위는 소정의 레벨로 다시 감소하게 된다.
한편, 서로 위상이 다른 제i 게이트 신호(Gi) 및 제i+1 게이트 신호(Gi+1) 각각은 상승 구간(T1) 및 하강 구간(T2) 사이에서 하이 레벨일 수 있다. 이는 곧, 제i 게이트 신호(Gi) 및 제i+1 게이트 신호(Gi+1)는 상승 구간(T1) 및 하강 구간(T2) 사이에서 출력되는 것을 의미한다. 한편, 제i 게이트 신호(Gi)는 제i+1 게이트 신호(Gi+1)에 비해 상대적으로 먼저 출력될 수 있다.
즉, 본 발명의 일 실시예에 따른 게이트 구동 회로는 제어 노드(Q)가 상승 구간(T1) 및 하강 구간(T2)을 갖는 동안, 서로 위상이 다른 두 개의 게이트 신호를 순차적으로 출력할 수 있다.
도 5는 도 3에 도시한 스테이지의 일 실시예를 보다 상세하게 나타낸 등가 회로도이다. 도 6은 도 5에 도시한 스테이지의 동작을 설명하기 위한 파형도이다. 다만, 도 3에서 설명한 내용과 중복되는 내용은 생략하기로 한다.
도 5를 참조하면, 풀업 제어부(210)는 제3 트랜지스터(T3)를 포함할 수 있다. 제3 트랜지스터(T3)는 제1 캐리 신호(CR1)를 제공받는 게이트 전극과 소스 전극 및 제어 노드(Q)와 연결되는 드레인 전극을 포함할 수 있다. 즉, 제3 트랜지스터(T3)는 일 실시예로 게이트 전극과 소스 전극이 서로 연결된 다이오드-커넥티드 트랜지스터일 수 있다. 한편, 제1 캐리 신호(CR1)는 제i 스테이지가 제1 스테이지인 경우, 수직 개시 신호일 수 있다. 즉, 풀업 제어부(210)는 이전 스테이지로부터 제공받은 제1 캐리 신호(CR1)에 따라, 제1 캐리 신호(CR1)를 제어 노드(Q)에 제공할 수 있다. 이를 통해, 제1 풀업부(110) 및 제2 풀업부(120)의 동작을 제어할 수 있다.
제1 풀다운부(310)는 제4 트랜지스터(T4)를 포함할 수 있다. 제4 트랜지스터(T4)는 제2 캐리 신호(CR2)를 제공받는 게이트 전극, 오프 전압(VSS)을 제공받는 소스 전극 및 제i 게이트 신호(Gi)의 출력단과 연결되는 드레인 전극을 포함할 수 있다. 여기서, 제2 캐리 신호(CR2)는 일 실시예로 다음 스테이지로부터 제공받는 신호일 수 있으며, 예를 들어, 제i+2 게이트 신호(Gi+2)일 수 있다.
즉, 제1 풀다운부(310)는 제2 캐리 신호(CR2)에 따라, 오프 전압(VSS)을 제i 게이트 신호(Gi)의 출력단에 인가할 수 있다. 이를 통해, 제i 게이트 신호(Gi)의 출력단을 오프 전압(VSS)으로 풀-다운 시킬 수 있다.
제2 풀다운부(320)는 제5 트랜지스터(T5)를 포함할 수 있다. 제5 트랜지스터(T5)는 제3 캐리 신호(CR3)를 제공받는 게이트 전극, 오프 전압(VSS)을 제공받는 소스 전극 및 제i+1 게이트 신호(Gi+1)의 출력단과 연결되는 드레인 전극을 포함할 수 있다. 여기서, 제3 캐리 신호(CR3)는 일 실시예로 다음 스테이지로부터 제공받는 신호일 수 있으며, 제2 캐리 신호(CR2)와 위상이 다른 신호일 수 있다. 예를 들어, 제3 캐리 신호(CR3)는 제i+3 게이트 신호(Gi+3)일 수 있으며, 이에 따라, 제3 캐리 신호(CR3)는 제2 캐리 신호(CR2)에 비해 상대적으로 늦게 제5 트랜지스터(T5)의 게이트 전극에 인가될 수 있다.
즉, 제2 풀다운부(320)는 제3 캐리 신호(CR3)에 따라, 오프 전압(VSS)을 제i+1 게이트 신호(Gi+1)의 출력단에 인가할 수 있다. 이를 통해, 제i+1 게이트 신호(Gi+1)의 출력단을 오프 전압(VSS)으로 풀-다운 시킬 수 있다.
제3 풀다운부(330)는 제6 트랜지스터(T6)를 포함할 수 있다. 제6 트랜지스터(T6)는 제3 캐리 신호(CR3)를 제공받는 게이트 전극, 오프 전압(VSS)을 제공받는 소스 전극 및 제어 노드(Q)와 연결되는 드레인 전극을 포함할 수 있다.
즉, 제3 풀다운부(330)는 제3 캐리 신호(CR3)에 따라, 오프 전압(VSS)을 제어 노드(Q)에 인가할 수 있다. 이를 통해, 제어 노드(Q)를 오프 전압(VSS)으로 풀-다운 시킬 수 있다.
도 6을 참조하여, 도 5에 도시한 제i 스테이지의 동작에 대해 설명하기로 한다.
먼저, 제1 구간(t1)에서, 풀업 제어부(210)는 하이 레벨의 제1 캐리 신호(CR1)를 제공받아, 제1 캐리 신호(CR1)를 제어 노드(Q)에 인가할 수 있다. 보다 상세하게는, 제3 트랜지스터(T3)는 제1 캐리 신호(CR1)에 따라 턴 온 되어, 제1 캐리 신호(CR1)를 제어 노드(Q)로 출력할 수 있다. 그 결과, 제어 노드(Q)의 전위는 제1 전압(VQ1)으로 상승하게 된다. 또한, 제어 커패시터(Cb)에 소정의 전압이 충전된다.
이후, 제2 구간(t2)에서, 로우 레벨이던 제1 클럭 신호(CK1)가 하이 레벨로 반전됨에 따라, 제1 풀업부(110)는 제1 클럭 신호(CK1)를 제i 게이트 신호(Gi)로 출력할 수 있다. 보다 상세하게는, 제1 트랜지스터(T1)는 제어 커패시터(Cb)에 소정의 전압이 충전됨에 따라 턴 온 되어, 제1 클럭 신호(CK1)를 제i 게이트 신호(Gi)로 출력할 수 있다. 한편, 제i 게이트 신호(Gi)의 출력단의 전위가 상승함에 따라, 제어 커패시터(Cb)와의 커플링(coupling)에 의해, 제어 노드(Q)의 전위는 제1 전압(VQ1)에서 제2 전압(VQ2)으로 상승하게 된다.
다음으로, 제3 구간(t3)에서, 로우 레벨이던 제2 클럭 신호(CK2)가 하이 레벨로 반전됨에 따라, 제2 풀업부(120)는 제2 클럭 신호(CK2)를 제i+1 게이트 신호(Gi+1)로 출력할 수 있다. 보다 상세하게는, 제2 트랜지스터(T2)는 제어 커패시터(Cb)에 소정의 전압이 충전됨에 따라 턴 온 되어, 제2 클럭 신호(CK2)를 제i+1 게이트 신호(Gi+1)로 출력할 수 있다. 한편, 제2 클럭 신호(CK2)와 제2 트랜지스터(T2) 간의 기생 커패시터 간의 커플링으로 인해, 제어 노드(Q)의 전위는 제2 전압(VQ2)에서 제3 전압(VQ3)으로 상승하게 된다.
제1 내지 제3 구간(t1 내지 t3)은 제i 게이트 신호(Gi) 및 제i+1 게이트 신호(Gi+1)가 로우 레벨에서 하이 레벨로 변환되는 구간이며, 결국, 제i 게이트 신호(Gi) 및 제i+1 게이트 신호(Gi+1)가 순차적으로 출력되는 구간을 의미한다.
제4 구간(t4)에서, 제1 풀다운부(310)는 제2 캐리 신호(CR2)에 따라 제i 게이트 신호(Gi)의 출력단을 오프 전압(VSS)으로 풀-다운시킬 수 있다. 보다 상세하게는, 제4 트랜지스터(T4)는 제2 캐리 신호(CR2)에 따라 턴 온 되어, 오프 전압(VSS)을 제i 게이트 신호(Gi)의 출력단에 제공할 수 있다. 그 결과, 제i 게이트 신호(Gi)의 출력단은 오프 전압(VSS)으로 풀-다운된다. 또한, 제어 커패시터(Cb)에 충전된 전하가 일부 방전됨에 따라, 제어 노드(Q)의 전위는 제1 전압(VQ1)으로 하강하게 된다.
다음으로, 제5 구간(t5)에서, 제2 풀다운부(320)는 제3 캐리 신호(CR3)에 따라 제i+1 게이트 신호(Gi+1)의 출력단을 오프 전압(VSS)으로 풀-다운시킬 수 있다. 또한, 제3 풀다운부(330)는 제3 캐리 신호(CR3)에 따라 제어 노드(Q)를 오프 전압(VSS)으로 풀-다운시킬 수 있다. 보다 상세하게는, 제5 트랜지스터(T5)는 제3 캐리 신호(CR3)에 따라 턴 온 되어, 오프 전압(VSS)을 제i+1 게이트 신호(Gi+1)의 출력단에 제공할 수 있다. 그 결과, 제i+1 게이트 신호(Gi+1)의 출력단은 오프 전압(VSS)으로 풀-다운된다. 또한, 제6 트랜지스터(T6)는 제3 캐리 신호(CR3)에 따라 턴 온 되어, 오프 전압(VSS)을 제어 노드(Q)에 제공할 수 있다. 그 결과, 제어 노드(Q)는 오프 전압(VSS)으로 풀-다운 된다. 이 과정에서, 제어 노드(Q)의 전위는 오프 전압(VSS)으로 하강하게 되며, 제어 커패시터(Cb)는 오프 전압(VSS)으로 방전될 수 있다.
아래의 표를 참조하면, 본 발명의 일 실시예에 따른 게이트 구동 회로를 포함하는 표시 장치는 종래 기술에 비해 게이트 라인의 일 측과 타 측의 편차가 낮은 것을 알 수 있다. 즉, 본 발명의 경우 게이트 라인의 알씨 딜레이를 감소시켜, 게이트 신호의 지연을 줄일 수 있으며, 결과적으로 표시 장치의 표시 품질을 향상시킬 수 있다. 한편, 종래 기술은 하나의 게이트 라인에 하나의 게이트 신호를 제공하는 게이트 구동부를 갖는 표시 장치를 말한다.
게이트 딜레이
(Gate delay)		 좌측(us) 우측(us) 편차(us)
종래 기술 0.827 0.944 0.117
본 발명 0.795 0.828 0.033
한편, 본 발명의 일 실시예에 따른 표시 장치는, 두 개의 출력단을 통해 게이트 신호를 두 개의 게이트 라인에 각각 출력하는 스테이지를 갖는 게이트 구동 회로를 포함함으로써, 게이트 구동 회로의 집적 면적을 줄일 수 있으며, 이를 통해 표시 패널(1, 도 1 참조)의 베젤을 줄일 수 있다.
도 7은 도 3에 도시한 게이트 구동 회로의 다른 실시예를 나타낸 등가 회로도이다. 도 3 내지 도 6에서 설명한 내용과 중복되는 설명은 생략하기로 한다. 또한, 동일한 구성의 다른 실시예의 경우 도면 부호만 다르게 하여 지칭하기로 한다.
도 7을 참조하면, 풀업 제어부(211)는 온 전압(Von)을 제공받는 소스 전극을 포함하는 제3 트랜지스터(T3)를 포함할 수 있다. 즉, 제3 트랜지스터(T3)는 게이트 전극과 소스 전극이 연결되지 않고, 소스 전극을 통해 직류 성분의 온 전압(Von)을 별도로 제공받을 수도 있다.
도 8은 본 발명의 다른 실시예에 따른 게이트 구동 회로를 나타낸 등가 회로도이다. 도 9는 도 8에 도시한 게이트 구동 회로의 동작을 설명하기 위한 파형도이다. 도 3 내지 도 6에서 설명한 내용과 중복되는 설명은 생략하기로 한다. 또한, 동일한 구성의 다른 실시예의 경우 도면 부호만 다르게 하여 지칭하기로 한다.
도 8 및 도 9를 참조하면, 제3 트랜지스터(T3)의 게이트 전극에 제공되는 제1 캐리 신호(CR1)는 일 실시예로 제i-2 스테이지로부터 제공받은 신호일 수 있다. 또한, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 제공되는 제3 캐리 신호(CR3)는 제i+3 스테이지로부터 제공받은 신호일 수 있다.
제i 스테이지는 제1 홀딩부(410), 제2 홀딩부(420), 제3 홀딩부(430), 인버팅부(500) 및 캐리부(600)를 더 포함할 수 있다.
제1 홀딩부(410)는 제7 트랜지스터(T7)를 포함할 수 있다. 제7 트랜지스터(T7)는 인버팅 노드(N)와 연결되는 게이트 전극, 제1 오프 전압(VSS1)을 제공받는 소스 전극 및 제i 게이트 신호(Gi)의 출력단과 연결되는 드레인 전극을 포함할 수 있다. 제7 트랜지스터(T7)는 인버팅 노드(N)에 인가되는 전압에 따라 턴 온 되어, 제1 오프 전압(VSS1)을 제i 게이트 신호(Gi)의 출력단에 제공할 수 있다. 그 결과, 제i 게이트 신호(Gi)를 제1 오프 전압(VSS1)으로 홀딩시킬 수 있다.
제2 홀딩부(420)는 제8 트랜지스터(T8)를 포함할 수 있다. 제8 트랜지스터(T8)는 인버팅 노드(N)와 연결되는 게이트 전극, 제2 오프 전압(VSS2)을 제공받는 소스 전극 및 제2 캐리 신호(CR2)의 출력단과 연결되는 드레인 전극을 포함할 수 있다. 제8 트랜지스터(T8)는 인버팅 노드(N)에 인가되는 전압에 따라 턴 온 되어, 제2 오프 전압(VSS2)을 제2 캐리 신호(CR2)의 출력단에 제공할 수 있다. 그 결과, 제2 캐리 신호(CR2)를 제2 오프 전압(VSS2)으로 홀딩시킬 수 있다. 여기서, 제2 캐리 신호(CR2)는 일 실시예로 제i+1 스테이지에 제공되는 신호일 수 있다.
제3 홀딩부(430)는 제9 및 제10 트랜지스터(T9, T10)를 포함할 수 있다. 제9 트랜지스터(T9)는 인버팅 노드(N)와 연결되는 게이트 전극, 제2 오프 전압(VSS2)을 제공받는 소스 전극 및 제어 노드(Q)와 연결되는 드레인 전극을 포함할 수 있다. 제10 트랜지스터(T10)는 제4 캐리 신호(CR4)를 제공받는 게이트 전극, 제2 오프 전압(VSS2)을 제공받는 소스 전극 및 제어 노드(Q)와 연결되는 드레인 전극을 포함할 수 있다. 여기서, 제4 캐리 신호(CR4)는 제i 스테이지의 다음 스테이지로부터 제공받을 수 있으며, 일 실시예로 제i+4 스테이지로부터 제공받을 수 있다. 제9 트랜지스터(T9)는 인버팅 노드(N)에 인가되는 전압에 따라 턴 온 되어, 제2 오프 전압(VSS2)을 제어 노드(Q)에 제공할 수 있다. 또한, 제10 트랜지스터(T10)는 제4 캐리 신호(CR4)에 따라 턴 온 되어, 제2 오프 전압(VSS2)을 제어 노드(Q)에 제공할 수 있다. 그 결과, 제어 노드(Q)를 제2 오프 전압(VSS2)으로 홀딩시킬 수 있다. 또한, 제어 노드(Q)의 전위를 제2 오프 전압(VSS2)으로 안정화시킬 수 있다. 이를 통해, 제1 트랜지스터(T1)의 누설 전류를 감소시킬 수 있으며, 고온에서 제1 트랜지스터(T1)가 비정상적으로 턴 온 되는 것을 방지할 수 있다. 또한, 제어 노드(Q)의 리플(ripple) 성분을 감소시킬 수 있다.
인버팅부(500)는 제11 트랜지스터(T11), 제12 트랜지스터(T12), 제13 트랜지스터(T13) 및 제14 트랜지스터(T14)를 포함할 수 있다. 제11 트랜지스터(T11)는 제13 트랜지스터(T13)의 드레인 전극과 연결되는 게이트 전극, 제2 클럭 신호(CK2)를 제공받는 소스 전극 및 인버팅 노드(N)와 연결되는 드레인 전극을 포함할 수 있다. 제12 트랜지스터(T12)는 제11 트랜지스터(T11)와 직렬로 연결될 수 있다. 제12 트랜지스터(T12)는 제14 트랜지스터(T14)의 게이트 전극 및 제8 트랜지스터(T8)의 드레인 전극과 연결되는 게이트 전극, 제2 오프 전압단(VSS2)과 연결되는 소스 전극 및 인버팅 노드(N)와 연결되는 드레인 전극을 포함할 수 있다. 제13 트랜지스터(T13)는 제2 클럭 신호(CK2)를 제공받는 소스 전극, 상기 소스 전극과 연결되는 게이트 전극 및 제11 트랜지스터(T11)의 게이트 전극과 연결되는 드레인 전극을 포함할 수 있다. 제14 트랜지스터(T14)는 제13 트랜지스터(T13)와 직렬로 연결될 수 있다. 제14 트랜지스터(T14)는 제12 트랜지스터(T12)의 게이트 전극 및 제8 트랜지스터(T8)의 드레인 전극과 연결되는 게이트 전극, 제13 트랜지스터(T13)의 드레인 전극과 연결되는 드레인 전극 및 제2 오프 전압(VSS2)을 제공받는 소스 전극을 포함할 수 있다.
인버팅부(500)는 인버팅 노드(N)와 연결됨에 따라, 제1 내지 제3 홀딩부(410, 420, 430)의 동작을 제어할 수 있다. 인버팅부(500)는 제2 클럭 신호(CK2)에 응답하여, 제2 오프 전압(VSS2)을 인버팅 노드(N)에 제공함에 따라, 제1 내지 제3 홀딩부(410, 420, 430)에 포함된 각 트랜지스터(T7, T8, T9)를 턴 오프시킬 수 있다.
캐리부(600)는 제어 노드(Q)에 인가되는 신호에 따라, 제2 클럭 신호(CK2)를 제2 캐리 신호(CR2)로 출력할 수 있다. 캐리부(600)는 제15 트랜지스터(T15)를 포함할 수 있다. 제15 트랜지스터(T15)는 제어 노드(Q)와 연결되는 게이트 전극, 제2 클럭 신호(CK2)를 제공받는 소스 전극 및 제2 캐리 신호(CR2)를 출력하는 드레인 전극을 포함할 수 있다. 전술한 바와 같이, 제2 캐리 신호(CR2)는 제i+1 스테이지로 제공될 수 있다. 한편, 제i 게이트 신호(Gi)가 출력되는 출력단과 제2 캐리 신호(CR2)가 출력되는 출력단을 분리함에 따라, 각 스테이지 별 신호 전달이 지연되는 것을 감소시킬 수 있으며, 저온에서의 안정성을 향상시킬 수 있다.
먼저, 제1 구간(t1)에서, 풀업 제어부(210)는 하이 레벨의 제1 캐리 신호(CR1)를 제공받아, 제1 캐리 신호(CR1)를 제어 노드(Q)에 인가할 수 있다. 보다 상세하게는, 제3 트랜지스터(T3)는 제1 캐리 신호(CR1)에 따라 턴 온 되어, 제1 캐리 신호(CR1)를 제어 노드(Q)로 출력할 수 있다. 그 결과, 제어 노드(Q)의 전위는 제1 전압(VQ1)으로 상승하게 된다. 또한, 제어 커패시터(Cb)에 소정의 전압이 충전된다.
이후, 제2 구간(t2)에서, 로우 레벨이던 제1 클럭 신호(CK1)가 하이 레벨로 반전됨에 따라, 제1 풀업부(110)는 제1 클럭 신호(CK1)를 제i 게이트 신호(Gi)로 출력할 수 있다. 보다 상세하게는, 제1 트랜지스터(T1)는 제어 커패시터(Cb)에 소정의 전압이 충전됨에 따라 턴 온 되어, 제1 클럭 신호(CK1)를 제i 게이트 신호(Gi)로 출력할 수 있다. 한편, 제i 게이트 신호(Gi)의 출력단의 전위가 상승함에 따라, 제어 커패시터(Cb)와의 커플링(coupling)에 의해, 제어 노드(Q)의 전위는 제1 전압(VQ1)에서 제2 전압(VQ2)으로 상승하게 된다.
다음으로, 제3 구간(t3)에서, 로우 레벨이던 제2 클럭 신호(CK2)가 하이 레벨로 반전됨에 따라, 제2 풀업부(120)는 제2 클럭 신호(CK2)를 제i+1 게이트 신호(Gi+1)로 출력할 수 있다. 보다 상세하게는, 제2 트랜지스터(T2)는 제어 커패시터(Cb)에 소정의 전압이 충전됨에 따라 턴 온 되어, 제2 클럭 신호(CK2)를 제i+1 게이트 신호(Gi+1)로 출력할 수 있다. 또한, 제15 트랜지스터(T15)는 제어 커패시터(Cb)에 소정의 전압이 충전됨에 따라 턴 온 되어, 제2 클럭 신호(CK2)를 제2 캐리 신호(CR2)로 출력할 수 있다. 한편, 제2 클럭 신호(CK2)와 제2 트랜지스터(T2) 간의 기생 커패시터 간의 커플링으로 인해, 제어 노드(Q)의 전위는 제2 전압(VQ2)에서 제3 전압(VQ3)으로 상승하게 된다.
제1 내지 제3 구간(t1 내지 t3)은 제i 게이트 신호(Gi) 및 제i+1 게이트 신호(Gi+1)가 로우 레벨에서 하이 레벨로 변환되는 구간이며, 결국, 제i 게이트 신호(Gi) 및 제i+1 게이트 신호(Gi+1)가 순차적으로 출력되는 구간을 의미한다.
제4 구간(t4)에서, 제1 클럭 신호(CK1)는 하이 레벨에서 로우 레벨로 전환될 수 있다. 제1 클럭 신호(CK1)의 전위는 제2 오프 전압(VSS2)으로 하강하게 된다. 이에 따라, 제1 트랜지스터(T1)로부터 제2 오프 전압(VSS2)의 전위를 갖는 제1 클럭 신호(CK1)가 제i 게이트 신호(Gi)의 출력단에 제공될 수 있다. 그 결과, 제i 게이트 신호(Gi)의 출력단의 전위가 제2 오프 전압(VSS2)으로 낮아지게 된다. 즉, 본 발명의 다른 실시예에 따른 게이트 구동 회로는 별도의 풀다운 트랜지스터를 포함하지 않는다. 또한, 제어 커패시터(Cb)에 충전된 전하가 일부 방전됨에 따라, 제어 노드(Q)의 전위는 제1 전압(VQ1)으로 하강하게 된다.
다음으로, 제5 구간(t5)에서, 제2 풀다운부(320)는 제3 캐리 신호(CR3)에 따라 제i+1 게이트 신호(Gi+1)의 출력단을 제2 오프 전압(VSS2)으로 풀-다운시킬 수 있다. 또한, 제3 풀다운부(330)는 제3 캐리 신호(CR3)에 따라 제어 노드(Q)를 제2 오프 전압(VSS2)으로 풀-다운시킬 수 있다. 보다 상세하게는, 제5 트랜지스터(T5)는 제3 캐리 신호(CR3)에 따라 턴 온 되어, 제2 오프 전압(VSS2)을 제i+1 게이트 신호(Gi+1)의 출력단에 제공할 수 있다. 그 결과, 제i+1 게이트 신호(Gi+1)의 출력단은 제2 오프 전압(VSS2)으로 풀-다운된다. 또한, 제6 트랜지스터(T6)는 제3 캐리 신호(CR3)에 따라 턴 온 되어, 제2 오프 전압(VSS2)을 제어 노드(Q)에 제공할 수 있다. 그 결과, 제어 노드(Q)는 제2 오프 전압(VSS2)으로 풀-다운 된다. 이 과정에서, 제어 노드(Q)의 전위는 제2 오프 전압(VSS2)으로 하강하게 되며, 제어 커패시터(Cb)는 제2 오프 전압(VSS2)으로 방전될 수 있다.
제1 홀딩부(410)는 인버팅 노드(N)에 하이 레벨의 신호, 즉 온 전압(Von)이 제공될 때마다 주기적으로 제i 게이트 신호(Gi)의 출력단을 제1 오프 전압(VSS1)으로 홀딩할 수 있다. 또한, 제2 홀딩부(420) 및 제3 홀딩부(430)는 각각 인버팅 노드(N)에 온 전압(Von)이 제공될 때마다 주기적으로 제2 캐리 신호(CR2)의 출력단 및 제어 노드(Q)를 제2 오프 전압(VSS2)으로 홀딩할 수 있다. 한편, 인버팅부(500)는 제2 클럭 신호(CK2)에 따라, 제1 내지 제3 홀딩부(410, 420, 430)에 제2 오프 전압(VSS2)을 제공함으로써, 제1 내지 제3 홀딩부(410, 420, 430)의 동작을 제어할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 게이트 구동 회로를 나타낸 등가 회로도이다. 도 11은 도 10에 도시한 게이트 구동 회로의 동작을 설명하기 위한 파형도이다. 도 3 내지 도 6, 도 8 및 도 9에서 설명한 내용과 중복되는 설명은 생략하기로 한다. 또한, 동일한 구성의 다른 실시예의 경우 도면 부호만 다르게 하여 지칭하기로 한다.
도 10 및 도 11을 참조하면, 제1 풀다운부(310)는 제4 캐리 신호(CR4)에 따라 턴 온 되어 제1 오프 전압(VSS1)을 제i 게이트 신호(Gi)의 출력단에 제공하는 제4 트랜지스터(T4)를 포함할 수 있다. 여기서, 제4 캐리 신호(CR4)는 다음 스테이지 중 하나로부터 제공받은 캐리 신호일 수 있으며, 일 실시예로 i+2 스테이지로부터 제공받은 신호일 수 있다.
제2 풀다운부(320)는 제5 캐리 신호(CR5)에 따라 턴 온 되어 제2 오프 전압(VSS2)을 제i 게이트 신호(Gi+1)의 출력단에 제공하는 제5 트랜지스터(T5)를 포함할 수 있다. 여기서, 제5 캐리 신호(CR5)는 다음 스테이지 중 하나로부터 제공받은 캐리 신호일 수 있으며, 일 실시예로 i+3 스테이지로부터 제공받은 신호일 수 있다. 또한, 제3 풀다운부(330)는 제5 캐리 신호(CR5)에 따라 턴 온 되어 제2 오프 전압(VSS2)을 제어 노드(Q)에 제공할 수 있다.
제1 홀딩부(410)는 제1 게이트 온 신호(CKB1)를 제공받는 게이트 전극을 포함하는 제7 트랜지스터(T7)를 포함할 수 있다. 제1 게이트 온 신호(CKB1)는 외부 단자로부터 제공받는 신호일 수 있다. 제2 홀딩부(420)는 제1 게이트 온 신호(CKB1)를 제공받는 게이트 전극을 포함하는 제8 트랜지스터(T8)를 포함할 수 있다. 제8 트랜지스터(T8)는 제1 게이트 온 신호(CKB1)를 제공받아 턴 온 되어, 제2 오프 전압(VSS2)을 제3 캐리 신호(CR3)의 출력단에 제공함으로써, 제3 캐리 신호(CR3)의 출력단을 제2 오프 전압(VSS2)으로 홀딩시킬 수 있다. 여기서, 제3 캐리 신호(CR3)는 다음 스테이지에 제공되는 신호일 수 있으며, 일 실시예로 제i+1 스테이지에 제공되는 신호일 수 있다.
제3 홀딩부(430)는 제6 캐리 신호(CR6)를 제공받는 게이트 전극을 포함하는 제6-1 트랜지스터(T6-1)를 포함할 수 있다. 여기서, 제6 캐리 신호(CR6)는 다음 스테이지에 제공되는 신호일 수 있으며, 일 실시예로 제i+4 스테이지에 제공되는 신호일 수 있다.
제i 스테이지는 제4 홀딩부(421)를 더 포함할 수 있다. 제4 홀딩부(421)는 제8-1 트랜지스터(T8-1)를 포함할 수 있다. 제8-1 트랜지스터(T8-1)는 제2 게이트 온 신호(CKB2)를 제공받는 게이트 전극, 제2 오프 전압(VSS2)을 제공받는 소스 전극 및 제2 캐리 신호(CR2)의 출력단과 연결되는 드레인 전극을 포함할 수 있다. 제8-1 트랜지스터(T8-1)는 제2 게이트 온 신호(CKB2)에 따라 턴 온 되어, 제2 오프 전압(VSS2)을 제2 캐리 신호(CR2)의 출력단에 제공함으로써, 제2 캐리 신호(CR2)의 출력단을 제2 오프 전압(VSS2)으로 홀딩시킬 수 있다. 여기서, 제2 캐리 신호(CR2)는 다음 스테이지에 제공되는 신호일 수 있다. 또한, 제2 게이트 온 신호(CKB2)는 제1 게이트 온 신호(CKB1)와 위상이 다른 신호이며, 보다 상세하게는, 제1 게이트 온 신호(CKB1)에 비해 상대적으로 위상이 느린 신호일 수 있다.
또한, 제i 스테이지는 제1 풀다운부(310)를 포함할 수 있다. 제1 풀다운부(310)는 제4 트랜지스터(T4)를 포함할 수 있다. 제4 트랜지스터(T4)는 제4 캐리 신호(CR4)를 제공받는 게이트 전극, 제1 오프 전압(VSS1)을 제공받는 소스 전극 및 제i 게이트 신호(Gi)의 출력단과 연결되는 드레인 전극을 포함할 수 있다. 제1 풀다운부(310)는 제4 캐리 신호(CR4)에 따라, 제1 오프 전압(VSS1)을 제i 게이트 신호(Gi)의 출력단에 인가할 수 있다. 이를 통해, 제i 게이트 신호(Gi)의 출력단을 제1 오프 전압(VSS1)으로 풀-다운 시킬 수 있다.
제5 홀딩부(510)는 제16 트랜지스터(T16)를 포함할 수 있다. 제16 트랜지스터(T16)는 제1 클럭 신호(CK1)를 제공받는 게이트 전극, 제2 오프 전압(VSS2)을 제공받는 소스 전극 및 제어 노드(Q)와 연결되는 드레인 전극을 포함할 수 있다.
캐리부(601)는 제15 트랜지스터(T15) 및 제15-1 트랜지스터(T15-1)를 포함할 수 있다.
제15 트랜지스터(T15)는 제어 노드(Q)와 연결되는 게이트 전극, 제1 클럭 신호(CK1)를 제공받는 소스 전극 및 제3 캐리 신호(CR3)를 출력하는 드레인 전극을 포함할 수 있다. 제15-1 트랜지스터(T15-1)는 제어 노드(Q)와 연결되는 게이트 전극, 제2 클럭 신호(CK2)를 제공받는 소스 전극 및 제2 캐리 신호(CR2)를 출력하는 드레인 전극을 포함할 수 있다.
전술한 바와 같이, 제2 캐리 신호(CR2)는 제i+1 스테이지로 제공될 수 있다. 한편, 제i 게이트 신호(Gi)가 출력되는 출력단과 제2 캐리 신호(CR2)가 출력되는 출력단을 분리함에 따라, 각 스테이지 별 신호 전달이 지연되는 것을 감소시킬 수 있으며, 저온에서의 안정성을 향상시킬 수 있다.
도 11을 참조하면, 제2 구간(t2)에서, 로우 레벨이던 제1 클럭 신호(CK1)가 하이 레벨로 반전됨에 따라, 제1 풀업부(110)는 제1 클럭 신호(CK1)를 제i 게이트 신호(Gi)로 출력할 수 있다. 또한, 제15 트랜지스터(T15)는 제어 커패시터(Cb)에 소정의 전압이 충전됨에 따라 턴 온 되어, 제1 클럭 신호(CK1)를 제3 캐리 신호(CR3)로 출력할 수 있다.
다음으로, 제3 구간(t3)에서, 로우 레벨이던 제2 클럭 신호(CK2)가 하이 레벨로 반전됨에 따라, 제2 풀업부(120)는 제2 클럭 신호(CK2)를 제i+1 게이트 신호(Gi+1)로 출력할 수 있다. 제15 트랜지스터(T15)는 제어 커패시터(Cb)에 소정의 전압이 충전됨에 따라 턴 온 되어, 제2 클럭 신호(CK2)를 제2 캐리 신호(CR2)로 출력할 수 있다.
제4 구간(t4)에서, 제4 트랜지스터(T4)는 제4 캐리 신호(CR4)에 따라 턴 온 되어, 제1 오프 전압(VSS1)을 제i 게이트 신호(Gi)의 출력단에 제공할 수 있다. 그 결과, 제i 게이트 신호(Gi)의 출력단의 전위가 제1 오프 전압(VSS1)으로 풀-다운 된다.
다음으로, 제5 구간(t5)에서, 제2 풀다운부(320)는 제5 캐리 신호(CR5)에 따라 제i+1 게이트 신호(Gi+1)의 출력단을 제2 오프 전압(VSS2)으로 풀-다운시킬 수 있다. 또한, 제3 풀다운부(330)는 제5 캐리 신호(CR5)에 따라 제어 노드(Q)를 제2 오프 전압(VSS2)으로 풀-다운시킬 수 있다.
한편, 제5 홀딩부(510)는 제1 클럭 신호(CK1)가 하이 레벨 상태일 때 턴 온 되어, 제어 노드(Q)의 전위를 주기적으로 제3 캐리 신호(CR3)와 같은 제1 오프 전압(VSS1)으로 유지시켜줄 수 있다.
한편, 제1 홀딩부(410)는 제1 게이트 온 전압(CKB1)이 하이 레벨 상태일 때 턴 온 되어, 제1 오프 전압(VSS1)을 제i 게이트 신호(Gi)의 출력단에 제공함으로써, 제3 캐리 신호(CR3)의 출력단을 제1 오프 전압(VSS1)으로 홀딩시킬 수 있다. 제2 홀딩부(420)는 제1 게이트 온 전압(CKB1)이 하이 레벨 상태일 때 턴 온 되어, 제2 오프 전압(VSS2)을 제3 캐리 신호(CR3)의 출력단에 제공함으로써, 제3 캐리 신호(CR3)의 출력단을 제2 오프 전압(VSS2)으로 홀딩시킬 수 있다.
또한, 제4 홀딩부(421)는 제2 게이트 온 전압(CKB2)이 하이 레벨 상태일 때 턴 온 되어, 제2 오프 전압(VSS2)을 제2 캐리 신호(CR2)의 출력단에 제공함으로써, 제2 캐리 신호(CR2)의 출력단을 제2 오프 전압(VSS2)으로 홀딩시킬 수 있다.
도 12는 본 발명의 다른 실시예에 따른 게이트 구동 회로를 나타낸 등가 회로도이다. 도 13은 도 12에 도시한 게이트 구동 회로의 동작을 설명하기 위한 파형도이다. 도 3 내지 도 6 및 도 8 내지 도 11에서 설명한 내용과 중복되는 설명은 생략하기로 한다. 또한, 동일한 구성의 다른 실시예의 경우 도면 부호만 다르게 하여 지칭하기로 한다.
도 12 및 도 13을 참조하면, 제2 홀딩부(420)는 제8 트랜지스터(T8)를 포함할 수 있다. 제8 트랜지스터(T8)는 인버팅부(500)와 연결되는 게이트 전극, 제2 오프 전압(VSS2)을 제공받는 소스 전극 및 제2 캐리 신호(CR2)의 출력단과 연결되는 드레인 전극을 포함할 수 있다. 제8 트랜지스터(T8)는 인버팅부(500) 에 인가되는 전압에 따라 턴 온 되어, 제2 오프 전압(VSS2)을 제2 캐리 신호(CR2)의 출력단에 제공할 수 있다.
제3 홀딩부(430)는 제6 트랜지스터(T6) 및 제10 트랜지스터(T10)를 포함할 수 있다. 제10 트랜지스터(T10)는 제2 인버터 신호(InV2)를 제공받는 게이트 전극, 제2 오프 전압(VSS2)을 제공받는 소스 전극 및 제어 노드(Q)와 연결되는 드레인 전극을 포함할 수 있다.
제10 트랜지스터(T10)는 제2 인버터 신호(InV2)에 따라 턴 온 되어, 제2 오프 전압(VSS2)을 제어 노드(Q)에 제공할 수 있다. 즉, 제10 트랜지스터(T10)는 제2 인버터 신호(InV2)가 하이 레벨 상태일 때마다, 주기적으로 제어 노드(Q)의 전압을 제2 오프 전압(VSS2)으로 홀딩시킬 수 있다. 이에 따라, 제어 노드(Q)의 리플 성분을 제거할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1: 표시 패널;
10: 제1 구동부;
20: 제2 구동부;
110: 제1 풀업부;
120: 제2 풀업부;
200: 제어부;

Claims (6)

  1. 서로 이웃하는 제1 내지 제3 게이트 라인과 연결되는 복수의 화소부를 포함하는 표시 패널;
    상기 표시 패널의 일 측에 배치되며, 서로 위상이 다른 제1 및 제2 게이트 신호를 출력하는 제1 스테이지를 갖는 제1 게이트 구동 회로; 및
    상기 표시 패널의 일 측에 대향되는 타 측에 배치되며, 서로 위상이 다른 제3 및 제4 게이트 신호를 출력하는 제2 스테이지를 갖는 제2 게이트 구동 회로를 포함하고,
    상기 제1 스테이지는 상기 제1 게이트 신호를 상기 제2 게이트 라인의 일 측에 제공하며, 상기 제2 스테이지는 상기 제4 게이트 신호를 상기 제2 게이트 라인의 타 측에 제공하고,
    상기 제1 스테이지는 상기 제2 게이트 신호를 상기 제3 게이트 라인의 일 측에 제공하며, 상기 제2 스테이지는 상기 제3 게이트 신호를 상기 제1 게이트 라인의 타 측에 제공하는 표시 장치.
  2. 제1항에 있어서, 상기 제1 스테이지는,
    외부로부터 제공받은 제1 캐리 신호를 제1 제어 노드에 제공하는 제1 제어부;
    상기 제1 제어 노드에 제공되는 신호에 따라 제1 클럭 신호를 상기 제1 게이트 신호로 출력하는 제1 풀업부; 및
    상기 제1 제어 노드에 제공되는 신호에 따라 상기 제1 클럭 신호와 위상이 다른 제2 클럭 신호를 상기 제2 게이트 신호로 출력하는 제2 풀업부를 포함하는 표시 장치.
  3. 제2항에 있어서,
    상기 제1 풀업부는, 상기 제1 제어 노드와 연결되는 제어 단자, 상기 제1 클럭 신호를 제공받는 입력 단자 및 상기 제1 게이트 신호를 출력하는 출력 단자를 갖는 제1 풀업 트랜지스터를 포함하며,
    상기 제2 풀업부는, 상기 제1 제어 노드와 연결되는 제어 단자, 상기 제2 클럭 신호를 제공받는 입력 단자 및 상기 제2 게이트 신호를 출력하는 출력 단자를 갖는 제2 풀업 트랜지스터를 포함하고,
    상기 제1 제어부는, 상기 제1 캐리 신호를 제공받는 제어 단자 및 상기 제1 제어 노드와 연결되는 제1 제어 트랜지스터 및 일 전극이 상기 제어 단자와 연결되고, 타 전극이 상기 제1 풀업 트랜지스터의 출력 단자와 연결되는 제1 제어 커패시터를 포함하는 표시 장치.
  4. 제1항에 있어서, 상기 제2 스테이지는,
    외부로부터 제공받은 제2 캐리 신호를 제2 제어 노드에 제공하는 제2 제어부;
    상기 제2 제어 노드에 제공되는 신호에 따라 제3 클럭 신호를 상기 제3 게이트 신호로 출력하는 제3 풀업부; 및
    상기 제2 제어 노드에 제공되는 신호에 따라 상기 제3 클럭 신호와 위상이 다른 제4 클럭 신호를 상기 제4 게이트 신호로 출력하는 제4 풀업부를 포함하는 표시 장치.
  5. 제4항에 있어서,
    상기 제3 풀업부는, 상기 제2 제어 노드와 연결되는 제어 단자, 상기 제3 클럭 신호를 제공받는 입력 단자 및 상기 제3 게이트 신호를 출력하는 출력 단자를 갖는 제3 풀업 트랜지스터를 포함하며,
    상기 제4 풀업부는, 상기 제2 제어 노드와 연결되는 제어 단자, 상기 제4 클럭 신호를 제공받는 입력 단자 및 상기 제4 게이트 신호를 출력하는 출력 단자를 갖는 제4 풀업 트랜지스터를 포함하고,
    상기 제2 제어부는, 상기 제2 캐리 신호를 제공받는 제어 단자 및 상기 제2 제어 노드와 연결되는 제2 제어 트랜지스터 및 일 전극이 상기 제어 단자와 연결되고, 타 전극이 상기 제3 풀업 트랜지스터의 출력 단자와 연결되는 제2 제어 커패시터를 포함하는 표시 장치.
  6. 제1항에 있어서,
    상기 제1 게이트 구동 회로는, 상기 제1 스테이지와 이웃하며, 서로 위상이 다른 두 개의 게이트 신호를 출력하는 제1 출력단 및 제2 출력단을 갖는 제3 스테이지를 더 포함하고,
    상기 제2 게이트 구동 회로는, 상기 제2 스테이지와 이웃하며, 서로 위상이 다른 두 개의 게이트 신호를 출력하는 제1 및 제2 출력단을 갖는 제4 스테이지를 더 포함하고,
    상기 제3 스테이지의 제2 출력단은 상기 제1 게이트 라인의 일 측과 연결되며, 상기 제4 스테이지의 제1 출력단은 상기 제3 게이트 라인의 타 측과 연결되는 표시 장치.
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* Cited by examiner, † Cited by third party
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KR20180071642A (ko) * 2016-12-20 2018-06-28 엘지디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
CN107316600A (zh) * 2017-07-21 2017-11-03 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN107507599B (zh) * 2017-10-09 2020-09-04 京东方科技集团股份有限公司 移位寄存单元及其驱动方法、栅极驱动电路和显示装置
CN108648684B (zh) * 2018-07-03 2021-08-10 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN108877713B (zh) * 2018-07-17 2020-06-12 惠科股份有限公司 显示装置及移位暂存电路
KR102652889B1 (ko) * 2018-08-23 2024-03-29 삼성디스플레이 주식회사 게이트 구동 회로, 이를 포함하는 표시 장치 및 표시 장치의 구동 방법
CN109192154B (zh) * 2018-09-11 2021-08-06 昆山龙腾光电股份有限公司 栅极驱动电路及显示装置
CN109119041B (zh) * 2018-09-25 2020-05-22 深圳市华星光电技术有限公司 Goa电路结构
CN109272960B (zh) * 2018-11-13 2021-08-06 昆山龙腾光电股份有限公司 栅极驱动电路及显示装置
CN110390903B (zh) * 2019-06-20 2022-12-30 昆山龙腾光电股份有限公司 栅极驱动电路及显示装置
CN115762387A (zh) * 2019-12-27 2023-03-07 厦门天马微电子有限公司 一种显示面板、其驱动方法及显示装置
KR20210142872A (ko) * 2020-05-19 2021-11-26 엘지디스플레이 주식회사 스캔 구동부 및 이를 포함하는 표시장치
CN111883074A (zh) * 2020-07-28 2020-11-03 北海惠科光电技术有限公司 栅极驱动电路、显示模组及显示装置
KR20220042031A (ko) 2020-09-25 2022-04-04 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 표시 장치
TWI744096B (zh) * 2020-11-18 2021-10-21 友達光電股份有限公司 閘極驅動電路
KR20220093432A (ko) 2020-12-28 2022-07-05 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 표시 장치
CN117642809A (zh) * 2022-06-29 2024-03-01 京东方科技集团股份有限公司 显示驱动电路和显示装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100646991B1 (ko) * 2005-09-13 2006-11-23 엘지전자 주식회사 더미 스캔 라인을 포함하는 유기 전계 발광 소자 및 이를구동하는 방법
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP2009014897A (ja) * 2007-07-03 2009-01-22 Nec Electronics Corp 表示装置
KR101478667B1 (ko) * 2008-10-16 2015-01-02 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR101535820B1 (ko) 2008-12-24 2015-07-13 엘지디스플레이 주식회사 쉬프트 레지스터
KR101573460B1 (ko) * 2009-04-30 2015-12-02 삼성디스플레이 주식회사 게이트 구동회로
TWI402817B (zh) 2009-09-07 2013-07-21 Au Optronics Corp 移位暫存器電路與其閘極訊號產生方法
KR101587610B1 (ko) * 2009-09-21 2016-01-25 삼성디스플레이 주식회사 구동회로
CN101814274A (zh) 2009-12-30 2010-08-25 福州华映视讯有限公司 液晶显示器
WO2011148658A1 (ja) * 2010-05-24 2011-12-01 シャープ株式会社 走査信号線駆動回路およびそれを備えた表示装置
KR101810517B1 (ko) * 2011-05-18 2017-12-20 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
KR20120134804A (ko) 2011-06-03 2012-12-12 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
CN102368380A (zh) 2011-09-14 2012-03-07 深圳市华星光电技术有限公司 液晶显示面板与栅极驱动电路
KR102005938B1 (ko) * 2012-06-19 2019-10-02 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
KR102001890B1 (ko) * 2012-09-28 2019-07-22 엘지디스플레이 주식회사 액정표시장치
TWI490844B (zh) * 2013-01-15 2015-07-01 Giantplus Technology Co Ltd 具單ㄧ共用控制端之驅動模組
CN103617775B (zh) 2013-10-28 2015-12-30 北京大学深圳研究生院 移位寄存器单元、栅极驱动电路及显示器
KR102224890B1 (ko) 2013-12-04 2021-03-10 엘지디스플레이 주식회사 게이트 구동 방법 및 표시장치
CN104700765B (zh) 2013-12-04 2017-06-27 乐金显示有限公司 栅驱动方法和显示设备
US10810920B2 (en) * 2014-05-02 2020-10-20 Lg Display Co., Ltd. Shift register and display device using the same
CN104157248A (zh) 2014-05-08 2014-11-19 京东方科技集团股份有限公司 栅极驱动电路、栅极驱动方法和显示装置
KR102167140B1 (ko) 2014-07-01 2020-10-20 엘지디스플레이 주식회사 네로우 베젤을 갖는 표시장치
CN104134430B (zh) 2014-07-04 2016-08-17 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN104537987B (zh) * 2014-11-25 2017-02-22 深圳市华星光电技术有限公司 充电扫描与电荷共享扫描双输出goa电路
KR102268519B1 (ko) * 2014-12-10 2021-06-24 엘지디스플레이 주식회사 두얼 출력 gip 구조
CN104505049B (zh) * 2014-12-31 2017-04-19 深圳市华星光电技术有限公司 一种栅极驱动电路
KR102269054B1 (ko) * 2015-01-09 2021-06-25 삼성디스플레이 주식회사 트랜지스터 및 이를 구비하는 액정 표시 장치
CN105096865B (zh) * 2015-08-06 2018-09-07 京东方科技集团股份有限公司 移位寄存器的输出控制单元、移位寄存器及其驱动方法以及栅极驱动装置
CN106940987A (zh) * 2016-01-04 2017-07-11 中华映管股份有限公司 驱动器及其驱动方法

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