KR20230014743A - 박막 트랜지스터 - Google Patents

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KR20230014743A
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film transistor
ratio
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KR1020227044924A
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토시히코 사카이
야스노리 안도
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닛신덴키 가부시키 가이샤
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Abstract

채널층으로서 산화물 반도체를 사용하는 것에 있어서, 높은 신뢰성을 갖는 박막 트랜지스터를 저비용으로 제공한다. 기판 상에 게이트 전극과, 게이트 절연층과, 산화물 반도체로 이루어지는 채널층과, 상기 채널층의 표면을 보호하는 채널 보호층이 이 순서로 적층된 보텀 게이트형의 박막 트랜지스터로서, 상기 채널 보호층이 불소를 함유하는 실리콘 산화막으로 구성되어 있고, 상기 불소를 함유하는 실리콘 산화막은 Si 원자수(at%)에 대한 O 원자수(at%)의 비인 O/Si비가 1.94 이상인 박막 트랜지스터.

Description

박막 트랜지스터
본 발명은 채널층이 산화물 반도체로 이루어지는 박막 트랜지스터에 관한 것이다.
최근, In-Ga-Zn-O계(IGZO) 등의 산화물 반도체를 채널층에 사용한 박막 트랜지스터(TFT)의 개발이 활발하게 행해지고 있다.
이러한 박막 트랜지스터로서, 예를 들면 특허문헌 1에는 채널층에 접촉하는 게이트 절연층이나 채널 보호층을 구성하는 절연막으로서, 막밀도가 작은(2.70∼2.79g/㎤) 산화알루미늄을 사용하는 것이 개시되어 있다. 이 박막 트랜지스터에서는 이러한 막밀도가 작은 산화알루미늄을 절연막으로 함으로써, 절연막의 마이너스의 고정 전하 밀도를 크게 할 수 있고, 이것에 의해 박막 트랜지스터의 역치전압을 정방향으로 시프트시켜서 신뢰성을 향상시킬 수 있는 것이 기재되어 있다.
일본 특허공개 2011-222767호 공보
그러나 특허문헌 1에 개시되는 박막 트랜지스터에서는 산화알루미늄막을 성막하기 위해서는 스퍼터링 장치에 의해 스퍼터링을 행할 필요가 있다. 스퍼터링 장치를 사용하는 경우, 챔버내를 가스 클리닝할 수 없다. 그 때문에, 예를 들면 챔버내를 클리닝할 때에는 대기개방이 필요하게 되고, 메인터넌스가 장기화되고, 그 생산 비용이 증대한다고 하는 문제가 있다.
본 발명은 이러한 문제를 감안하여 이루어진 것이며, 채널층으로서 산화물 반도체를 사용하는 것에 있어서, 높은 신뢰성을 갖는 박막 트랜지스터를 저비용으로 제공하는 것을 주된 과제로 하는 것이다.
즉 본 발명에 따른 박막 트랜지스터는 기판 상에 게이트 전극(저저항 Si 기판이 게이트 전극으로서 기능하는 경우도 포함한다)과, 게이트 절연층과, 산화물 반도체로 이루어지는 채널층과, 상기 채널층의 표면을 보호하는 채널 보호층이 이 순서로 적층된 보텀 게이트형의 것으로서, 상기 채널 보호층이 불소를 함유하는 실리콘 산화막(이하, 단지 불소 함유 실리콘 산화막이라고도 한다)으로 구성되어 있고, 상기 불소를 함유하는 실리콘 산화막은 Si 원자수(at%)에 대한 O 원자수(at%)의 비인 O/Si비가 1.94 이상인 것을 특징으로 한다.
이러한 구성이면, 채널층에 접촉하는 채널 보호층을 O/Si비가 1.94 이상인 불소 함유 실리콘 산화막에 의해 구성함으로써, 채널 보호층의 고정 전하를 마이너스로 할 수 있다. 이것에 의해, 박막 트랜지스터의 역치전압을 플러스로 시프트시킬 수 있어 그 신뢰성을 향상시킬 수 있다.
또한, 채널 보호층으로서 불소 함유 실리콘 산화막을 채용함으로써, 가스 클리닝이 가능한 CVD(화학 기상 성장) 장치에 의해 이것을 성막할 수 있으므로, 대기개방하지 않고 챔버를 클리닝할 수 있다. 그 때문에, 스퍼터링 장치를 사용하는 경우에 비해서 메인터넌스 기간을 단축할 수 있고, 그 생산 비용을 저감할 수 있다.
상기 실리콘 산화막의 O/Si비가 클수록 마이너스의 고정 전하 밀도를 크게 할 수 있고, 박막 트랜지스터의 역치전압을 보다 플러스측으로 시프트할 수 있어 신뢰성을 향상시킬 수 있다.
그 때문에, 상기 실리콘 산화막의 O/Si비는 1.94 이상인 것이 바람직하다. 이 O/Si비를 크게 할수록 마이너스의 고정 전하 밀도를 보다 크게 할 수 있고, 수율을 향상시킬 수 있다. 그 때문에, 고정 전하 밀도가 -1×1011cm-2 이하가 되도록, 실리콘 산화막의 O/Si비는 1.96 이상인 것이 보다 바람직하다.
한편, 상기 실리콘 산화막의 O/Si비가 지나치게 크면, 경시적인 산소 빠짐에 의해, 막질이 불안정하게 될 우려가 있다.
그 때문에, 상기 실리콘 산화막의 O/Si비는 SiO2의 화학양론적 조성비인 2.00 이하인 것이 바람직하다.
박막 트랜지스터의 방습성을 향상시키는 관점에서, 상기 채널 보호층 상에 실리콘 질화막으로 구성되는 제 2 채널 보호층이 더 적층되어 있는 것이 바람직하다.
이러한 경우라도, 마이너스의 고정 전하를 갖는 채널 보호층을 채널층 상에 적층함으로써, 박막 트랜지스터의 역치전압을 플러스로 시프트시킬 수 있어 그 신뢰성을 향상시킬 수 있다.
상기 채널층을 구성하는 산화물 반도체의 구체적 양태로서, In을 주성분으로 하는 산화물 반도체, 구체적으로는 IGZO를 들 수 있다.
또 본 발명의 박막 트랜지스터는 기판 상에 산화물 반도체로 이루어지는 채널층과, 게이트 절연층과, 게이트 전극이 이 순서로 적층된 것으로서, 상기 게이트 절연층이 불소를 함유하는 실리콘 산화막으로 구성되어 있고, 상기 불소를 함유하는 실리콘 산화막은 Si 원자수(at%)에 대한 O 원자수(at%)의 비인 O/Si비가 1.94 이상인 것을 특징으로 한다.
이러한 것이어도, 상기한 본 발명의 효과를 발휘할 수 있다. 즉, 채널층에 접촉하는 게이트 절연층을 O/Si비가 1.94 이상인 불소 함유 실리콘 산화막에 의해 구성함으로써, 채널 보호층의 고정 전하를 마이너스로 할 수 있다. 이것에 의해, 박막 트랜지스터의 역치전압을 플러스로 시프트시킬 수 있어 그 신뢰성을 향상시킬 수 있다. 또한, 게이트 절연층으로서 불소 함유 실리콘 산화막을 채용함으로써, 가스 클리닝이 가능한 CVD 장치에 의해 이것을 성막할 수 있으므로, 대기개방하지 않고 챔버를 클리닝할 수 있다. 그 때문에, 스퍼터링 장치를 사용하는 경우에 비해서 메인터넌스 기간을 단축할 수 있고, 그 생산 비용을 저감할 수 있다.
이렇게 구성한 본 발명에 의하면, 채널층으로서 산화물 반도체를 사용하는 것에 있어서, 높은 신뢰성을 갖는 박막 트랜지스터를 저비용으로 제공할 수 있다.
도 1은 본 실시형태의 박막 트랜지스터의 구성을 모식적으로 나타내는 단면도이다.
도 2는 동 실시형태의 박막 트랜지스터의 제조 공정을 모식적으로 나타내는 단면도이다.
도 3은 다른 실시형태의 박막 트랜지스터의 구성을 모식적으로 나타내는 단면도이다.
도 4는 실험예에 있어서의 불소 함유 실리콘 산화막의 O/Si비와 고정 전하 밀도의 관계를 나타내는 그래프.
도 5는 실험예에 있어서의 실시예 샘플인 박막 트랜지스터의 구성을 설명하는 모식도.
도 6은 실험예에 있어서의 실시예 샘플인 박막 트랜지스터의 전달 특성을 나타내는 그래프.
도 7은 실험예에 있어서의 비교예 샘플인 박막 트랜지스터의 구성을 설명하는 모식도.
도 8은 실험예에 있어서의 비교예 샘플인 박막 트랜지스터의 전달 특성을 나타내는 그래프.
이하에, 본 발명의 일실시형태에 따른 박막 트랜지스터 및 그 제조 방법에 대해서 설명한다.
<1.박막 트랜지스터>
본 실시형태의 박막 트랜지스터(1)는 소위 보텀 게이트형의 TFT이며, 산화물 반도체를 채널에 사용한 것이다. 구체적으로는 도 1에 나타낸 바와 같이 기판(2)과, 게이트 전극(3)과, 게이트 절연층(4)과, 채널층(5)과, 소스 전극(6) 및 드레인 전극(7)과, 채널 보호층(8)을 갖고 있고, 기판(2)측으로부터 이 순서로 형성되어 있다. 이하, 각 부에 대해서 상술한다.
기판(2)은 광을 투과할 수 있는 임의의 재료로 구성되어 있고, 예를 들면, 폴리에틸렌테레프탈레이트(PET), 폴리에틸레나프탈레이트(PEN), 폴리에테르설폰(PES), 아크릴, 폴리이미드 등의 플라스틱(합성 수지)이나 유리 등에 의해 구성되어도 좋다.
게이트 전극(3)은 박막 트랜지스터(1)에 인가되는 게이트 전압에 의해 채널층(5) 중의 캐리어 밀도를 제어하는 것이다. 이 게이트 전극(3)은 높은 도전성을 갖는 임의의 재료로 구성되어 있고, 예를 들면 Si, Al, Mo, Cr, Ta, Ti, Pt, Au, Ag 등으로부터 선택되는 1종 이상의 금속으로 구성되어도 좋다. 또한, Al-Nd, Ag 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석(ITO), 산화아연인듐(IZO), In-Ga-Zn-O(IGZO) 등의 금속산화물의 도전성 막으로 구성되어도 좋다. 게이트 전극(3)은 이들의 도전성 막의 단층 구조 또는 2층 이상의 적층구조로 구성되어도 좋다.
게이트 절연층(4)은 높은 절연성을 갖는 임의의 절연 재료로 구성되어 있고, 예를 들면, SiOx, SiNx, SiON, Al2O3, Y2O3, Ta2O5, Hf2 등으로부터 선택되는 1개 이상의 산화물을 포함하는 절연막이어도 좋다. 게이트 절연층(4)은 이들의 도전성 막을 단층 구조 또는 2층 이상의 적층구조로 한 것이어도 좋다.
채널층(5)은 소스 전극(6)과 드레인 전극(7) 사이를 흐르는 전류를 통과시키는 것이다. 채널층(5)은 산화물 반도체로 이루어지는 것이며, 예를 들면 In, Ga, Zn, Sn, Al, Ti 등으로부터 선택되는 적어도 1종의 원소의 산화물을 주성분으로서 포함하고 있다. 채널층(5)을 구성하는 재료의 구체예로서는 예를 들면, In-Ga-Zn-O(IGZO), In-Al-Mg-O, In-Al-Zn-O 또는 In-Hｆ-Zn-O 등을 들 수 있다. 이 채널층(5)은 비정질(아모르포스)의 산화물 반도체막에 의해 구성되어 있다. 본 실시형태의 채널층(5)은 단층 구조이지만, 이것에 한정되지 않고, 조성이나 결정성이 서로 다른 복수의 층을 겹쳐서 구성한 적층구조이어도 좋다.
소스 전극(6) 및 드레인 전극(7)은 채널층(5)의 표면을 부분적으로 덮도록 서로 이간해서 형성되어 있다. 소스 전극(6) 및 드레인 전극(7)은 게이트 전극(3)과 마찬가지로, 전극으로서 기능하도록 높은 도전성을 갖는 재료로 구성되어 있다. 소스 전극(6) 및 드레인 전극(7)은 단일의 재료로 이루어지는 단층 구조이어도 좋고, 서로 다른 재료로 이루어지는 복수의 층을 겹친 적층구조이어도 좋다.
채널 보호층(8)은 소스 전극(6)과 드레인 전극(7) 사이로부터 노출되는 채널층(5)의 표면(채널 영역)을 덮어서 보호하는 절연성의 것이다. 채널 보호층(8)은 적어도 채널층(5)의 표면에 접촉해서 형성되어 있다. 본 실시형태의 채널 보호층(8)은 소스 전극(6) 및 드레인 전극(7)의 표면을 더 덮도록 형성되어 있다.
이 채널 보호층(8)은 그 고정 전하가 마이너스인 재료로 구성되어 있다. 구체적으로 이 채널 보호층(8)은 불소 함유 실리콘 산화막(SiO:F)에 의해 구성되어 있다. 이 불소 함유 실리콘 산화막은 Si 원자수(at%)에 대한 O 원자수(at%)의 비인 O/Si비가 1.94 이상이 되도록 구성되어 있고, 이것에 의해 마이너스의 고정 전하를 갖도록 하고 있다. 마이너스의 고정 전하를 크게 하는 관점에서, O/Si비는 1.94 이상인 것이 바람직하고, 1.96 이상인 것이 보다 바람직한 한편, O/Si비가 지나치게 크면, 경시적인 산소 빠짐에 의해, 막질이 불안정하게 되는 일이 있다. 그 때문에, O/Si비는 2.00 이하인 것이 바람직하다.
불소 함유 실리콘 산화막의 조성비는 예를 들면, X선 광전자 분광법(X-ray Photoelectron Spectroscopy:XPS)에 의해 구할 수 있다. 시료표면에 X선을 조사하고, 시료표면으로부터 방출되는 광전자의 운동 에너지의 피크 강도의 면적강도를 계측함으로써 얻어지는 각 원소의 조성으로부터 O/Si비를 산출할 수 있다. 또한, 측정 대상의 층이 최표면에 없는 경우는 아르곤 이온 등에 의한 에칭을 행한다. 도 3은 XPS에 의해 구해진 값이며, Si 및 산소는 각각, Si2p 및 O1s의 피크 강도로부터 구했다.
또한 채널 보호층(8) 상에는 예를 들면 불소 함유 실리콘 산화막(SiN:F) 등으로 이루어지는 제 2 채널 보호층이 필요에 따라서 더 형성되어도 좋다.
<2.박막 트랜지스터의 제조 방법>
다음에, 상술한 구조의 박막 트랜지스터(1)의 제조 방법을 도 2를 참조해서 설명한다.
본 실시형태의 박막 트랜지스터(1)의 제조 방법은 게이트 전극 형성 공정, 게이트 절연층 형성 공정, 채널층 형성 공정, 소스·드레인 전극 형성 공정, 및 채널 보호층 형성 공정을 포함한다. 이하, 각 공정에 대해서 설명한다.
(1)게이트 전극 형성 공정
우선 도 2의 (a)에 나타낸 바와 같이 예를 들면 석영 유리로 이루어지는 기판(2)을 준비하고, 기판(2)의 표면에 게이트 전극(3)을 형성한다. 게이트 전극(3)의 형성 방법은 특별히 제한되지 않고, 예를 들면 진공증착법 등의 기지의 방법에 의해 형성해도 좋다.
(2)게이트 절연층 형성 공정
다음에, 도 2의 (b)에 나타낸 바와 같이 기판(2) 및 게이트 전극(3)의 표면을 덮도록 게이트 절연층(4)을 형성한다. 게이트 절연층(4)의 형성 방법은 특별히 한정되지 않고, 기지의 방법에 의해 형성해도 좋다.
(3)채널층 형성 공정
다음에, 도 2의 (c)에 나타낸 바와 같이 게이트 절연층(4) 상에 채널층(5)을 형성한다. 이 채널층(5)은 기지의 방법에 의해 형성해도 좋다. 예를 들면, 플라즈마를 사용하고, InGaZnO 등의 도전성 산화물 소결체를 타겟으로 해서 스퍼터링함으로써 채널층(5)을 형성해도 좋다. 또한 이것에 한정되지 않고, 다른 방법에 의해, 산화물 반도체로 이루어지는 채널층(5)을 형성해도 좋다.
(4)소스·드레인 전극 형성 공정
다음에, 도 2의 (d)에 나타낸 바와 같이 채널층(5) 상에 소스 전극(6) 및 드레인 전극(7)을 형성한다. 소스 전극(6) 및 드레인 전극(7)의 형성은 예를 들면, RF 마그네트론 스퍼터링 등을 사용한 기지의 방법에 의해 형성할 수 있다. 소스 전극(6) 및 드레인 전극(7)은 채널층(5)의 표면 상에서 서로 이간하고, 채널층(5)의 표면의 일부를 노출시키도록 형성된다.
(5)채널 보호층 형성 공정
다음에, 도 2의 (e)에 나타낸 바와 같이 소스 전극(6) 및 드레인 전극(7) 사이로부터 노출되는 채널층(5)의 표면을 덮도록 채널 보호층(8)을 형성한다. 이 채널 보호층(8)의 형성은 CVD 장치를 사용한 CVD법(화학 기상 성장법)을 사용해서 행해진다.
예를 들면, G6 기판 사이즈(1500×1850mm)의 CVD 장치에 있어서, RF 파워 20kW, 기판의 설정 온도 200℃, 가스 유량 SiF4/O2/H2=100/5000/900sccm, 성막시의 압력 10Pa의 조건에 의해 성막함으로써 채널 보호층(8)을 형성한다. 이러한 방법에 의해, O/Si비가 1.94 이상인 불소 함유 실리콘 산화막으로 이루어지는 채널 보호층(8)을 채널층(5) 상에 형성할 수 있다. 또한, O/Si비가 1.94 이상인 불소 함유 실리콘 산화막으로 이루어지는 채널 보호층(8)의 제조 조건은 상기한 것에 한정되지 않고, 기판 사이즈, RF 파워, 기판의 설정 온도, 성막시 압력, 가스 유량은 적당히 변경되어도 좋다.
필요에 따라, 채널 보호층(8) 상에 불소 함유 실리콘 산화막(SiN:F) 등으로 이루어지는 제 2 채널 보호층을 성막해도 좋다. 이 채널 보호층의 성막은 채널 보호층(8)과 마찬가지로, CVD 장치를 사용해서 행할 수 있다.
(6)열처리 공정
필요에 따라 산소를 포함하는 대기압하의 분위기 중에서 열처리를 행해도 좋다. 열처리에 있어서의 로내 온도는 특별히 한정되지 않고, 예를 들면 150℃ 이상 300℃ 이하이다. 또 열처리 시간은 특별히 한정되지 않고, 예를 들면 1시간 이상 3시간 이하이다.
이상에 의해, 본 실시형태의 박막 트랜지스터(1)를 얻을 수 있다.
<3.본 실시형태의 효과>
이렇게 구성한 본 실시형태의 박막 트랜지스터(1)이면, 채널층(5)에 접촉하는 채널 보호층(8)을 O/Si비가 1.94 이상인 불소 함유 실리콘 산화막에 의해 구성함으로써, 채널 보호층(8)의 고정 전하를 마이너스로 할 수 있다. 이것에 의해, 박막 트랜지스터(1)의 역치전압을 플러스로 시프트시킬 수 있어 그 신뢰성을 향상시킬 수 있다. 또한, 채널 보호층(8)으로서 불소 함유 실리콘 산화막을 채용함으로써, 제조시에는 가스 클리닝이 가능한 CVD(화학 기상 성장) 장치에 의해 이것을 성막할 수 있으므로, 대기개방하지 않고 챔버를 클리닝할 수 있다. 그 때문에, 스퍼터링 장치를 사용하는 경우에 비해서 메인터넌스 기간을 단축할 수 있고, 그 생산 비용을 저감할 수 있다.
<4.기타의 변형 실시형태>
또한, 본 발명은 상기 실시형태에 한정되는 것은 아니다.
예를 들면, 다른 실시형태의 박막 트랜지스터(1)에서는 채널 보호층(8)에 추가해서, 게이트 절연층(4)이, O/Si비가 1.94 이상인 불소 함유 실리콘 산화막에 의해 구성되어 있어도 좋다.
상기 실시형태의 박막 트랜지스터(1)는 게이트 전극(3), 게이트 절연층(4) 및 채널층(5)이 기판(2)측으로부터 순서대로 적층된 보텀 게이트형의 것이었지만 이것에 한정되지 않는다. 다른 실시형태에서는 박막 트랜지스터(1)는 채널층(5), 게이트 절연층(4), 및 게이트 전극(3)이 기판(2)측으로부터 순서대로 적층된 톱 게이트형의 것이어도 좋다. 이 경우에는 게이트 절연층(4)이 불소 함유 실리콘 산화막(SiO2:F)에 의해 구성되어 있고, 이 불소 함유 실리콘 산화막은 Si 원자수(at%)에 대한 O 원자수(at%)의 비인 O/Si비가 1.94 이상인 것이 바람직하다.
그 외, 본 발명은 상기 실시형태에 한정되지 않고, 그 취지를 일탈하지 않는 범위에서 여러가지 변형이 가능한 것은 말할 필요도 없다.
실시예
이하, 실시예를 들어서 본 발명을 보다 구체적으로 설명한다. 본 발명은 이하의 실시예에 의해 제한을 받는 것은 아니고, 상기, 후기의 취지에 적합할 수 있는 범위에서 적당히 변경을 추가해서 실시하는 것이 물론 가능하며, 이들은 모두 본 발명의 기술적 범위에 포함된다.
<1.불소 함유 실리콘 산화막의 O/Si비와, 고정 전하 밀도의 관계성>
불소 함유 실리콘 산화막의 O/Si비와, 그 고정 전하 밀도의 관계성을 평가했다.
(샘플 제작)
구체적으로는 O/Si비가 서로 다른 불소 함유 실리콘 산화막을 실리콘 기판 상에 성막한 4개의 샘플을 준비했다. 어느 샘플이나 불소 함유 실리콘 산화막 상에 실리콘 질화막을 더 성막했다. 기판 상에의 불소 함유 실리콘 산화막의 성막과, 불소 함유 실리콘 산화막 상에의 실리콘 질화막의 성막은 상기한 채널 보호층 형성 공정에 기재한 방법에 의해, 플라즈마 CVD법에 의해 행했다.
구체적으로는 실리콘 기판 상에의 불소 함유 실리콘 산화막의 성막은 G6 기판 사이즈(1500×1850mm)의 CVD 장치를 사용하고, RF 파워 20kW, 기판의 설정 온도 200℃, 가스 유량 SiF4/O2/H2=100/5000/900sccm, 성막시의 압력 10Pa의 조건에 의해 행했다.
구체적으로는 실리콘 질화막의 성막은 G6 기판 사이즈(1500×1850mm)의 CVD 장치를 사용하고, RF 파워 40kW, 기판의 설정 온도 200℃, 가스 유량 SiF4/N2/H2=500/3000/900sccm, 성막시의 압력 10Pa의 조건에 의해 행했다.
제작한 4개의 샘플에 대해서, X선 광전자 분광 분석 장치를 사용한 XPS 분석에 의해, 불소 함유 실리콘 산화막 중의 O/Si비를 산출한 결과, 각각 1.80, 1.83, 1.90, 1.96이었다.
(고정 전하 밀도의 측정)
다음에 각 샘플의 고정 전하 밀도를 측정했다. 구체적으로는 불소 함유 실리콘 질화막/불소 함유 실리콘 산화막 적층막/Si 기판이 되는 샘플을 제작하고, 또한, 불소 함유 실리콘 질화막 및 Si 기판 각각에 콘택트하는, 알루미늄 함유의 전극을 형성하고, CV 측정으로부터 플랫 밴드 시프트량을 구하는 것에 의해, 각 샘플의 고정 전하 밀도를 산출했다. 그 결과를 도 4에 나타낸다.
도 4에 나타낸 바와 같이 불소 함유 실리콘 산화막의 O/Si비를 1.94 이상으로 함으로써, 샘플의 고정 전하가 마이너스가 되는 것을 알 수 있었다.
<2.박막 트랜지스터의 채널 보호층의 조성과 전달 특성의 관계성>
다음에, 박막 트랜지스터의 채널 보호층의 조성과, 전달 특성의 관계를 평가했다.
(샘플 제작)
구체적으로는 상기한 제조 방법에 의거하여 저저항 실리콘 기판을 게이트 전극으로서 사용한 보텀 게이트형의 박막 트랜지스터의 샘플을 2개 작성했다(도 5, 도 7). 모두, 저저항 실리콘 기판의 게이트 전극 상에 열산화실리콘막으로 이루어지는 게이트 절연층을 형성하고, 그 위에 산화물 반도체(구체적으로는 IGZO1114)로 이루어지는 채널층을 형성하고, 그 위에 소스 전극 및 드레인 전극(Mo:80nm, Pt:20nm)을 형성했다. 그리고, 채널층, 소스 전극 및 드레인 전극을 덮도록 불소 함유 실리콘 산화막(SiO:F)으로 이루어지는 채널 보호층을 형성하고, 그 위에 불소 함유 실리콘 질화막(SiN:F)으로 이루어지는 제 2 보호층을 더 형성했다.
어느 샘플이나 플라즈마 CVD 장치를 사용한 플라즈마 CVD법에 의해 채널 보호층을 성막했다. 구체적으로는 플라즈마 CVD 장치를 사용해서 진공용기내의 압력을 10Pa까지 감압하고, 전극에 20kW의 고주파 전력을 공급하고, 기판온도를 200℃까지 가열하고, 원료 가스로서 SiF4, O2 및 H2를 공급했다. 여기에서, 한쪽의 샘플(실시예 샘플이이라고 한다)에서는 도 5에 나타낸 바와 같이 원료 가스인 SiF4, O2 및 H2의 유량을 각각 100sccm, 5000sccm, 900sccm으로 했다. 다른 쪽의 샘플(비교예 샘플이라고 한다)에서는 도 7에 나타낸 바와 같이 SiF4, O2 및 H2의 유량을 각각 200sccm, 1000sccm, 900sccm으로 했다. 이렇게 해서 불소 함유 실리콘 산화막으로 이루어지는 채널 보호층을 채널층 상에 형성했다.
또한 어느 샘플이나 플라즈마 CVD 장치를 사용한 플라즈마 CVD법에 의해 채널 보호층을 성막했다. 구체적으로는 플라즈마 CVD 장치를 사용해서 진공용기내의 압력을 10Pa까지 감압하고, 전극에 40kW의 고주파 전력을 공급하고, 기판온도를 200℃까지 가열하고, 원료 가스로서 SiF4, N2 및 H2를 각각 500sccm, 3000sccm, 900sccm의 유량으로 공급했다. 이렇게 해서 불소 함유 실리콘 질화막으로 이루어지는 제 2 보호층을 채널 보호층 상에 성막했다.
제작한 2개의 샘플에 대하여, X선 광전자 분광 분석 장치를 사용한 XPS 분석에 의해, 채널 보호층을 구성하는 불소 함유 실리콘 산화막의 O/Si비를 산출한 결과, 실시예 샘플의 박막 트랜지스터에서는 1.96이며, 비교예 샘플의 박막 트랜지스터에서는 1.80이었다.
(게이트 역치 전압 Vth의 측정)
작성한 2개의 샘플에 대하여, 드레인 전류-게이트 전압 특성(Id-Vg 특성)의 측정을 행했다. 그 결과를 도 6 및 도 8에 나타낸다. 도 6으로부터 알 수 있듯이, 채널 보호층을 구성하는 불소 함유 실리콘 산화막의 O/Si비가 1.94 이상인 실시예 샘플에서는 플러스의 게이트 역치 전압 Vth(드레인 전류 Id=1nA에 있어서의 게이트 전압 Vg)을 갖는 상대적으로 신뢰성이 높은 박막 트랜지스터가 얻어지는 것을 알 수 있었다. 한편 도 8로부터 알 수 있듯이 채널 보호층을 구성하는 불소 함유 실리콘 산화막의 O/Si비가 1.94 미만인 비교예 샘플에서는 마이너스의 게이트 역치 전압 Vth을 갖는 상대적으로 신뢰성이 낮은 박막 트랜지스터가 얻어지는 것을 알 수 있었다.
1···박막 트랜지스터
2···기판
3···게이트 전극
4···게이트 절연층
5···채널층
6···소스 전극
7···드레인 전극
8···채널 보호층

Claims (6)

  1. 기판 상에 게이트 전극과, 게이트 절연층과, 산화물 반도체로 이루어지는 채널층과, 상기 채널층의 표면을 보호하는 채널 보호층이 이 순서로 적층된 보텀 게이트형의 박막 트랜지스터로서,
    상기 채널 보호층이 불소를 함유하는 실리콘 산화막으로 구성되어 있고,
    상기 불소를 함유하는 실리콘 산화막은 Si 원자수(at%)에 대한 O 원자수(at%)의 비인 O/Si비가 1.94 이상인 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 불소를 함유하는 실리콘 산화막은 O/Si비가 1.96 이상인 박막 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 불소를 함유하는 실리콘 산화막은 O/Si비가 2.00 이하인 박막 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 채널 보호층 상에 실리콘 질화막으로 구성되는 제 2 채널 보호층이 더 적층되어 있는 박막 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 채널층을 구성하는 산화물 반도체가 IGZO인 박막 트랜지스터.
  6. 기판 상에 산화물 반도체로 이루어지는 채널층과, 게이트 절연층과, 게이트 전극이 이 순서로 적층된 톱 게이트형의 박막 트랜지스터로서,
    상기 게이트 절연층이 불소를 함유하는 실리콘 산화막으로 구성되어 있고,
    상기 불소를 함유하는 실리콘 산화막은 Si 원자수(at%)에 대한 O 원자수(at%)의 비인 O/Si비가 1.94 이상인 박막 트랜지스터.
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